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1. 发明专利

JP2015022077A スポットサイズ変換器を作製する方法审中-公开
标题翻译：制造尺寸转换器的方法
公开(公告)号：JP2015022077A
公开(公告)日：2015-02-02
申请号：JP2013148815
申请日：2013-07-17
申请人：住友電気工業株式会社 , Sumitomo Electric Ind Ltd
发明人： YAGI HIDEKI , INOUE NAOKO , KITAMURA TAKAMITSU , KONO NAOYA
IPC分类号： G02F1/017 , G02B6/13
CPC分类号： G02F1/2257 , G02B6/1228 , G02F2001/212 , G02F2001/217
摘要：【課題】第1半導体コア層と第2半導体コア層との間のコア分離半導体層の厚みの面内ばらつきを低減可能なスポットサイズ変換器を作製する方法を提供する。【解決手段】第2エリア11cにおいてメサ構造物25の側面に残される絶縁膜を保護マスク27として利用する。保護マスク27を用いて、第1半導体コア層17の残り部分17bをエッチングして、コア分離半導体層19の上面19aを露出させる。このエッチングにより、上部メサ33が形成される。第1エリア11b上の上部メサ33bは、マッハツェンダ変調器の変調部を構成する。第1半導体コア層17の残り部分17bをエッチングする際に、半導体主面11aの第1エリア11b上の上部メサ33cの最上の半導体層が残されている。最上の半導体層は、マッハツェンダ変調器の電極へのコンタクト層として使用できる。第2エリア11cのメサ構造物25内の高添加のコンタクト層13が除去される。【選択図】図10
摘要翻译：要解决的问题：提供一种制造能够减小第一半导体芯层和第二半导体芯层之间的芯隔离半导体层的厚度的面内不规则性的点尺寸转换器的方法。解决方案：保留绝缘膜在第二区域11c上的台面结构25的侧表面上用作保护掩模27.使用保护掩模27，蚀刻第一半导体芯层17的余下部分17b以露出芯隔离层的上表面19a 通过如此蚀刻，形成上台面33。第一区域11b上的上台面33b构成马赫 - 曾德调制器的调制单元。在蚀刻第一半导体芯层17的剩余部分17b时，留下半导体主表面11a的第一区域11b上的上台面33c的最上半导体层。最上层的半导体层可用作接触层与马赫 - 曾德尔调制器的电极接触。去除第二区域11c上的台面结构25中的重掺杂接触层13。

2. 发明专利

JP2014038322A Manufacturing method of optical semiconductor element 审中-公开
标题翻译：光学半导体元件的制造方法
公开(公告)号：JP2014038322A
公开(公告)日：2014-02-27
申请号：JP2013148821
申请日：2013-07-17
申请人： Sumitomo Electric Ind Ltd , 住友電気工業株式会社
发明人： KITAMURA TAKAMITSU , YAGI HIDEKI
IPC分类号： G02F1/025
CPC分类号： B29D11/00673 , G02F1/2257 , G02F2001/212
摘要： PROBLEM TO BE SOLVED: To provide a manufacturing method of an optical semiconductor element including electrodes that are provided in openings having different depths to each other.SOLUTION: The manufacturing method of an optical semiconductor element includes: a first step S10 of preparing a substrate product 31 including semiconductor mesas 13A, 13B; a second step S20 of forming an embedded layer 18; a third step S30 of forming a first opening 19; a fourth step S50 of forming a second opening 21; a fifth step S70 of exposing a semiconductor layer 12; and a sixth step S80 of forming first electrodes 5a, 6a and a second electrode 7a. The fourth step S50 performs a second etching step at least once after performing a first etching step.
摘要翻译：要解决的问题：提供一种包括设置在彼此不同深度的开口中的电极的光学半导体元件的制造方法。光学半导体元件的制造方法包括：制备基板产品的第一步骤S10 31，包括半导体台面13A，13B; 形成嵌入层18的第二步骤S20; 形成第一开口19的第三步骤S30; 形成第二开口21的第四步骤S50; 暴露半导体层12的第五步骤S70; 以及形成第一电极5a，6a和第二电极7a的第六步骤S80。第四步骤S50在执行第一蚀刻步骤之后进行至少一次第二蚀刻步骤。

3. 发明专利

JP2015057649A 半導体光素子、半導体光素子を作製する方法有权
标题翻译：半导体光学元件和半导体光学元件制造方法
公开(公告)号：JP2015057649A
公开(公告)日：2015-03-26
申请号：JP2014161556
申请日：2014-08-07
申请人：住友電気工業株式会社 , Sumitomo Electric Ind Ltd
发明人： KONO NAOYA , YAGI HIDEKI , KITAMURA TAKAMITSU
IPC分类号： G02F1/017 , G02B6/12 , G02B6/122 , G02B6/13
CPC分类号： G02F1/2257 , G02B6/1228 , G02B6/136 , G02B6/29352 , G02B6/2938 , G02F1/025 , G02F2001/212 , G02F2001/217
摘要：【課題】波長範囲において損失特性を調整可能である半導体光素子を提供する。【解決手段】第1半導体メサ部19a及び第2半導体メサ部19bにおいて主要に生じる下部半導体メサ17への光遷移に際して光の減衰に波長依存性が生じる。第1上部半導体領域27がアンドープ層を備え第2上部半導体領域29がp型ドーパントのドープ層を備える場合に、第3半導体メサ部19cが上部コア層25、第1上部半導体領域27、第2上部半導体領域29、コンタクト層31及びキャップ層33を備え、第4半導体メサ部19dは上部コア層25及び第1上部半導体領域27を備える。この構造では、第3半導体メサ部19c及び第4半導体メサ部19dに光が伝搬するとき、第1上部半導体領域27及び第2上部半導体領域29の全てを含む第3半導体メサ部における光吸収係数の波長依存性は第1上部半導体領域を含む第4半導体メサ部19d部における光吸収係数の波長依存性と異なる。【選択図】図1
摘要翻译：要解决的问题：提供能够调节波长范围内的损耗特性的半导体光学元件。解决方案：主要在第一半导体台面部分19a和第二半导体部分19中的主要在下半导体台面17的光过渡处的光衰减发生波长依赖性台面部分19b。如果第一上半导体区域27包括未掺杂层，并且第二上半导体区域29包括p掺杂剂掺杂层，则第三半导体台面部分19c包括：上芯层25; 第一上半导体区域27; 第二上半导体区域29; 接触层31; 并且盖层33和第四半导体台面部分19d包括：上芯层25; 利用这种结构，如果光传播到第三半导体台面部分19c和第四半导体台面部分19d，则第三半导体台面部分19c中的光吸收系数的波长依赖性包括所有第一上部半导体区域半导体区域27和第二上半导体区域29与包括第一上半导体区域27的第四半导体台面部分19d中的光吸收系数的波长依赖性不同。

4. 发明专利

JP2014197150A 半導体変調器を作製する方法、半導体変調器有权
标题翻译：制造半导体调制器的方法，半导体调制器
公开(公告)号：JP2014197150A
公开(公告)日：2014-10-16
申请号：JP2013073342
申请日：2013-03-29
申请人：住友電気工業株式会社 , Sumitomo Electric Ind Ltd
发明人： YAGI HIDEKI , KITAMURA TAKAMITSU , KOBAYASHI HIROHIKO , YONEDA MASAHIRO
IPC分类号： G02F1/025
CPC分类号： G02F1/025
摘要：【課題】樹脂を用いて光導波路の埋め込む構造において良好な密着性を有するパット電極を含む半導体変調器を提供する。【解決手段】下地構造28は、無機絶縁層24の第2部分24b及び金属体30を含む。下地構造28は第2エリア13cに接触を成すと共にパッド電極を支持する。下地構造28内の無機絶縁層24(24b)は、第2エリア13aに接触しながら第2エリア13a上を延在して、樹脂体25の下に延在する無機絶縁層24(24a)に接続され、無機絶縁層24の部分24b及び無機絶縁層24の部分24aは同時に成膜される。無機絶縁層24は、しっかりと金属体30を基板13に繋ぎ止めることができる。樹脂体25は金属体30の縁の少なくとも一部分上に設けられて、しっかりと金属体30を基板13に押さえつけている。金属体30の上面は樹脂体25に接触すると共に無機絶縁層24に接触する。【選択図】図4
摘要翻译：要解决的问题：提供一种包括具有对于使用树脂嵌入光波导的结构的粘合性良好的焊盘电极的半导体调制器。解决方案：基部结构28包括第二部分24b和无机绝缘体的金属体30 层24，并且接触第二区域13c并且支撑焊盘电极。基底结构28中的无机绝缘层24（24b）在与第二区域13a接触的同时在第二区域13a上延伸，并且连接到在树脂体25的下方延伸的无机绝缘层24（24a）。部分24b和24a 无机绝缘层24同时沉积。无机绝缘层24可以将金属体30牢固地固定在基板13上。树脂体25设置在金属体30的边缘的至少一部分上，以将金属体30牢固地压在基板13上。金属体30的上表面与树脂体25接触，与无机绝缘层24。

5. 发明专利

JP2014202815A マッハツェンダ変調器を作製する方法、光導波路を作製する方法、絶縁分離された光導波路有权
标题翻译：制造MACH-ZEHNDER调制器的方法，制造光波导的方法和绝缘分离的光波导
公开(公告)号：JP2014202815A
公开(公告)日：2014-10-27
申请号：JP2013076996
申请日：2013-04-02
申请人：住友電気工業株式会社 , Sumitomo Electric Ind Ltd
发明人： KITAMURA TAKAMITSU , YAGI HIDEKI
IPC分类号： G02F1/017 , G02B6/12
CPC分类号： G02F1/025 , G02F1/01716 , H01L31/18
摘要：【課題】光導波路の側面の段差を低減できる、マッハツェンダ変調器を作製する方法を提供する。【解決手段】絶縁膜マスク41はレジストマスク39aの開口39bに対応した開口41bを有する。絶縁膜マスク41は、導波路メサ33の第1部分及び第2部分の側面及び上面を覆うと共に、導波路メサ33の第1部分及び第2部分の側面を覆う。絶縁膜マスク41を用いて、半導体導波路メサ33の第2クラッド層のエッチングを行って、コア層の上部を露出させる。本実施例では、SOG及びSiONをマスクとして半導体導波路メサ33をコア層の上部が露出するまでエッチングを行う。このとき、絶縁膜35aは導波路頂部以外開口していないので、導波路メサ33のコア層の下に位置する第1クラッド層や素子分離メサの領域がエッチングされることはない。【選択図】図5
摘要翻译：要解决的问题：提供一种制造Mach-Zehnder调制器的方法，通过该方法可以减少光波导的侧面上的阶梯部分。解决方案：绝缘膜掩模41具有对应于开口39b的开口41b 的抗蚀剂掩模39a。绝缘膜掩模41覆盖波导台面33的第一部分和第二部分的侧面和上表面以及覆盖波导台面33的第三部分的侧面。半导体波导台面33的第二包层通过使用绝缘膜掩模41来蚀刻以暴露芯层的上部。在本发明的实施例中，通过使用SOG（玻璃旋转）和SiON作为掩模蚀刻半导体波导台面33，直到芯层的上部露出。在这个过程中，绝缘膜35除了与波导顶部相对应的部分之外没有开口，所以不能蚀刻位于波导台面33的芯层下方的第一覆盖层或元件分离台面区域。

6. 发明专利

JP2014089403A Method for fabricating semiconductor optical element 有权
标题翻译：制造半导体光学元件的方法
公开(公告)号：JP2014089403A
公开(公告)日：2014-05-15
申请号：JP2012240410
申请日：2012-10-31
申请人： Sumitomo Electric Ind Ltd , 住友電気工業株式会社
发明人： KITAMURA TAKAMITSU , YAGI HIDEKI
IPC分类号： G02F1/025
CPC分类号： G02F1/2257 , G02B6/136 , G02B2006/121 , G02B2006/12173 , G02F1/025 , G02F2001/212 , G06F17/5068 , H01L21/31116 , H01L22/12 , H01L22/20 , H01L33/44
摘要： PROBLEM TO BE SOLVED: To provide a method for fabricating a semiconductor optical element, capable of enhancing uniformity of contact openings to an arm waveguide in a Mach-Zehnder modulator.SOLUTION: A mask for fabricating a waveguide is formed on an epitaxial substrate including an alignment of a first cladding layer, a core layer, and a second cladding layer. For the mask formation, an insulation film mask is formed using photolithography and etching. A waveguide pattern of the Mach-Zehnder modulator is formed using a reticle with corrected trench width in exposure. An aspect for correcting the trench width on a 3-inch wafer, for example, includes using a reticle with trench width of 130 μm, a reticle with trench width of 114.1 μm, and a reticle with trench width of 99.1 μm for shots from wafer centre to radius of 0 mm, shots from wafer centre to radius of 19 mm, and shots from wafer centre to radius 27 mm, respectively.
摘要翻译：要解决的问题：提供一种制造半导体光学元件的方法，其能够增强马赫 - 策德尔调制器中的臂波导的接触开口的均匀性。解决方案：用于制造波导的掩模形成在外延基板上，包括第一包覆层，芯层和第二包层的对准。对于掩模形成，使用光刻和蚀刻形成绝缘膜掩模。使用在曝光中具有校正的沟槽宽度的掩模版形成Mach-Zehnder调制器的波导图案。例如，用于校正3英寸晶片上的沟槽宽度的方面包括使用具有130μm的沟槽宽度的掩模版，具有114.1μm的沟槽宽度的掩模版和对于来自晶片的镜头的沟槽宽度为99.1μm的掩模版中心到半径为0毫米，从晶片中心到半径为19毫米，从晶片中心射到半径27毫米。

7. 发明专利

JP2012015303A Semiconductor substrate and semiconductor device 审中-公开
标题翻译：半导体衬底和半导体器件
公开(公告)号：JP2012015303A
公开(公告)日：2012-01-19
申请号：JP2010150058
申请日：2010-06-30
申请人： Sumitomo Electric Ind Ltd , 住友電気工業株式会社
发明人： MAKABE ISAO , YUI KEIICHI , NAKADA TAKESHI , KITAMURA TAKAMITSU
IPC分类号： H01L21/205 , C23C16/34 , C30B25/18 , C30B29/38 , H01L21/338 , H01L29/778 , H01L29/812
CPC分类号： H01L29/7787 , H01L29/2003 , H01L29/66462
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor substrate and a semiconductor device with small warpage.SOLUTION: The semiconductor substrate includes; an AIN layer 12 formed on an Si substrate 10 whose rocking curve half-value width of (002) plane by X-ray diffraction is 1500 sec or smaller; and a GaN-based semiconductor layer 14 formed on the AIN layer 12. Curvature radius of a warpage thereof is ±25 m or more, and its warpage amount is ±50 μm or less when a size of the semiconductor substrate is 4 inches. The GaN-based semiconductor layer 14 receives compression stress from the AIN layer 12.
摘要翻译：要解决的问题：提供具有小翘曲的半导体衬底和半导体器件。解决方案：半导体衬底包括：形成在通过X射线衍射的（002）面的摆动曲线半值宽度为1500秒以下的Si基板10上形成的AIN层12; 以及形成在AIN层12上的GaN系半导体层14，其翘曲的弯曲半径为±25μm以上，半导体基板的尺寸为4英寸时的翘曲量为±50μm以下。 GaN基半导体层14接收来自AIN层12的压缩应力。版权所有：（C）2012，JPO＆INPIT

8. 发明专利

JP2014192233A Semiconductor device manufacturing method and semiconductor substrate manufacturing method 有权
标题翻译：半导体器件制造方法和半导体衬底制造方法
公开(公告)号：JP2014192233A
公开(公告)日：2014-10-06
申请号：JP2013064526
申请日：2013-03-26
申请人： Sumitomo Electric Ind Ltd , 住友電気工業株式会社
发明人： KITAMURA TAKAMITSU , FURUYA AKIRA
IPC分类号： H01L21/02 , H01L21/027
摘要： PROBLEM TO BE SOLVED: To provide a manufacturing method of a semiconductor device having an alignment mark capable of being used in a manufacturing process.SOLUTION: A semiconductor device manufacturing method comprises: a process S1 of preparing an SOI substrate 1 having a first region A1 and a second region A2; a process S2 of forming an alignment mark M in the second region A2; a process S3 of etching the second region A2 to form a level difference D; a process S4 of forming a second substrate 21; a process S7 of bonding the second substrate 21 to the SOI substrate 1 to form a third substrate 29; a process S8 of removing a wafer 22 from the third substrate 29 to form a fourth substrate 33; and a process S9 of removing an epitaxial layer 23 on the second region A2 from the fourth substrate 33 to form a semiconductor substrate 34.
摘要翻译：要解决的问题：提供具有可用于制造工艺中的对准标记的半导体器件的制造方法。解决方案：一种半导体器件制造方法，包括：制备具有第一区域A1的SOI衬底1的工艺S1 和第二区域A2; 在第二区域A2中形成对准标记M的处理S2; 蚀刻第二区域A2以形成电平差D的工艺S3; 形成第二基板21的工序S4; 将第二基板21接合到SOI基板1以形成第三基板29的工序S7; 从第三基板29去除晶片22以形成第四基板33的工艺S8; 以及从第四基板33去除第二区域A2上的外延层23以形成半导体基板34的工艺S9。

9. 发明专利

JP2014174335A Semiconductor optical waveguide element and method for manufacturing semiconductor optical waveguide element 有权
标题翻译：半导体光波导元件和制造半导体光波导元件的方法
公开(公告)号：JP2014174335A
公开(公告)日：2014-09-22
申请号：JP2013046976
申请日：2013-03-08
申请人： Sumitomo Electric Ind Ltd , 住友電気工業株式会社
发明人： FURUYA AKIRA , KITAMURA TAKAMITSU , YAGI HIDEKI , KONO NAOYA
IPC分类号： G02B6/122 , G02B6/12 , G02F1/017
CPC分类号： G02B6/305 , G02B6/1228 , G02B6/136 , G02B2006/12078 , G02F1/01708 , G02F1/2257 , G02F2001/212 , G02F2001/217 , G02F2201/04 , G02F2201/06 , G02F2201/063 , G02F2201/12 , G02F2202/101 , G02F2202/102 , G02F2202/108
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor optical waveguide element including a spot size converter.SOLUTION: A semiconductor optical waveguide element 81 includes a third semiconductor mesa 55 in which a 31-st mesa portion 55b has an end face 55d that can be optically coupled, located at an edge of a substrate 11. The end face 55d can be optically coupled to an external optical waveguide. As the width of the 31-st mesa portion 55b and the width of a 32-nd mesa portion 55c of the third semiconductor mesa 55 are larger than the width of a second semiconductor mesa 49 in the semiconductor optical waveguide element 81, a mode field diameter equal to or close to a mode field diameter of the external optical waveguide can be imparted to an optical waveguide relating to the third semiconductor mesa 55. The width of the second semiconductor mesa 49 is smaller than the width of the 31-st mesa portion 55b and the width of the 32-nd mesa portion 55c of the third semiconductor mesa 55; and a first core layer 41 and a second core layer 53 are optically coupled to each other. Thereby, propagation of light proceeds from the first core layer 41 to the second core layer 53 or from the second core layer 53 to the first core layer 41.
摘要翻译：要解决的问题：提供一种包括光斑尺寸转换器的半导体光波导元件。解决方案：半导体光波导元件81包括第三半导体台面55，其中第31台面部分55b具有可以光学的端面55d 耦合，位于基板11的边缘。端面55d可以光耦合到外部光波导。当第三台面部分55b的宽度和第三半导体台面55的第32台面部分55c的宽度大于半导体光波导元件81中的第二半导体台面49的宽度时，模场可以将与外部光波导的模场直径相等或接近的直径赋予与第三半导体台面55相关的光波导。第二半导体台面49的宽度小于第31台面部分的宽度 55b和第三半导体台面55的第32台面部分55c的宽度; 并且第一芯层41和第二芯层53彼此光学耦合。由此，光的传播从第一芯层41到第二芯层53或从第二芯层53延伸到第一芯层41。

10. 发明专利

JP2012015305A Method of manufacturing semiconductor device 有权
标题翻译：制造半导体器件的方法
公开(公告)号：JP2012015305A
公开(公告)日：2012-01-19
申请号：JP2010150060
申请日：2010-06-30
申请人： Sumitomo Electric Ind Ltd , 住友電気工業株式会社
发明人： YUI KEIICHI , FURUYA AKIRA , NAKADA TAKESHI , KITAMURA TAKAMITSU , MAKABE ISAO
IPC分类号： H01L21/205 , C23C16/34 , H01L21/338 , H01L29/778 , H01L29/812
CPC分类号： H01L21/0262 , C30B25/14 , C30B25/186 , C30B29/403 , H01L21/02381 , H01L21/02458 , H01L21/02502 , H01L21/0254 , H01L21/02661
摘要： PROBLEM TO BE SOLVED: To minimize generation of pit-like defects on the surface of an AlN layer.SOLUTION: The method of manufacturing a semiconductor device comprises: a process of thermally cleaning the surface of a silicon substrate 10 at a heat treatment temperature of 700-1060°C for 5-15 minutes in an atmosphere containing hydrogen; a process of growing a first AlN layer 11 on the silicon substrate using a first V/III material ratio by performing a step of not supplying N material but supplying Al material onto the surface of the silicon substrate after thermal cleaning, and a step of supplying the Al material and the N material following to the step for supplying the Al material; a process of growing a second AlN layer 12 on the first AlN layer using a second V/III material ratio larger than the first V/III material ratio; and a process of growing a GaN based semiconductor layer on the second AlN layer.
摘要翻译：要解决的问题：为了最小化AlN层的表面上的凹坑状缺陷的产生。解决方案：制造半导体器件的方法包括：在含有氢的气氛中，在700-1060℃的热处理温度下热清洗硅衬底10的表面5-15分钟的工艺; 使用第一V / III材料比，在硅衬底上生长第一AlN层11的工序，通过在热清洗之后进行不供给N材料但在Al衬底的表面供给Al材料的步骤，在Al材料供给步骤之后的Al材料和N材料; 使用大于第一V / III材料比的第二V / III材料比在第一AlN层上生长第二AlN层12的工艺; 以及在第二AlN层上生长GaN基半导体层的工艺。版权所有（C）2012，JPO＆INPIT

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