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1. 发明专利

JP6306233B1 フラッシュメモリおよびその製造方法有权
公开(公告)号：JP6306233B1
公开(公告)日：2018-04-04
申请号：JP2017037089
申请日：2017-02-28
申请人：ウィンボンドエレクトロニクスコーポレーション
发明人：矢野勝 , 白田理一郎
IPC分类号： G11C16/04 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/11568
CPC分类号： H01L27/1157 , H01L21/28282 , H01L27/11573 , H01L27/11582 , H01L29/7926
摘要：【課題】 3次元構造のメモリセルを含むNOR型フラッシュメモリを提供する。【解決手段】本発明のフラッシュメモリ100は、シリコン基板110の表面から垂直方向に延在しかつ活性領域を含む複数の柱状部120と、各柱状部120の側部を取り囲むように形成された複数の電荷蓄積部130と、各電荷蓄積部130の側部を取り囲むように形成された複数のコントロールゲート140とを含む。柱状部120の一方の端部がコンタクトホールを介してビット線150に電気的に接続され、柱状部120の他方の端部がシリコン基板110の表面に形成された導電領域に電気的に接続される。【選択図】図1

2. 发明专利

JP6173684B2 半導体装置の製造方法有权
公开(公告)号：JP6173684B2
公开(公告)日：2017-08-02
申请号：JP2012280480
申请日：2012-12-25
申请人：株式会社日立ハイテクノロジーズ
发明人：小藤直行 , 根岸伸幸 , 石村裕昭
IPC分类号： H01L29/788 , H01L21/336 , H01L29/792 , H01L27/11582
CPC分类号： H01L27/11582 , H01L27/11575 , H01L29/66833 , H01L29/7926 , H01L21/31144 , H01L27/11556

3. 发明专利

JPWO2015132887A1 柱状半導体メモリ装置及びその製造方法有权
公开(公告)号：JPWO2015132887A1
公开(公告)日：2017-03-30
申请号：JP2015520438
申请日：2014-03-04
申请人：ユニサンティスエレクトロニクスシンガポールプライベートリミテッドUnisantis Electronics Singapore Pte Ltd. , ユニサンティスエレクトロニクスシンガポールプライベートリミテッドUnisantis Electronics Singapore Pte Ltd.
发明人：舛岡　富士雄 , 富士雄舛岡 , 原田　望 , 望原田
IPC分类号： H01L21/336 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/1157 , H01L21/28282 , H01L27/11565 , H01L27/11582 , H01L29/7926
摘要：高密度であり、高信頼性且つ低価格な柱状半導体メモリ装置を実現する。Si柱(4a、4b、4c、4d)の外周を囲むように、トンネル絶縁層(11aa、11bb、11dd)、データ電荷蓄積絶縁層(12a)、層間絶縁層(13a)、気体層(18a、18b、18d)が形成されている。気体層(18a、18b、18d)の外周を囲むように、i層基板1aの上表面に垂直な方向に、層間絶縁層(15a1、15a2、15an)によって互いに分離されたワード線(14a1、14a2、14an)が形成されている。

4. 发明专利

JP2017010951A 半導体記憶装置及びその製造方法审中-公开
标题翻译：它们的半导体存储器装置及其制造方法
公开(公告)号：JP2017010951A
公开(公告)日：2017-01-12
申请号：JP2014003793
申请日：2014-01-10
申请人：株式会社東芝
发明人：坂本渉 , 鈴木亮太 , 岡本達也 , 加藤竜也
IPC分类号： H01L21/336 , H01L29/788 , H01L29/792 , H01L27/10 , H01L27/115
CPC分类号： H01L27/11556 , G11C16/0408 , G11C16/24 , G11C16/30 , H01L23/528 , H01L27/11519 , H01L29/0649 , H01L29/66825 , H01L29/7926
摘要：【課題】データ保持特性が良好な半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体記憶装置は、基板と、前記基板上に設けられ、上下方向に延びる半導体ピラーと、前記半導体ピラーの側方に設けられ、第1方向に延び、前記上下方向に沿って相互に離隔して配置された複数枚の第1電極膜と、前記半導体ピラーと前記第1電極膜との間に設けられ、前記上下方向に沿って相互に離隔して配置された複数の第2電極膜と、前記半導体ピラーと前記第2電極膜との間に設けられた第1絶縁膜と、前記第2電極膜と前記第1電極膜との間に設けられた第2絶縁膜と、を備える。【選択図】図1
摘要翻译：数据保持特性提供良好的半导体存储装置及其制造方法。根据本实施例的半导体存储器件包括：基板，设置在基板上，在垂直方向上延伸的半导体柱，设置在所述半导体柱的一侧上，在第一方向上延伸，所述垂直方向多个第一电极膜彼此间隔开的沿，半导体柱和第一电极层之间，设置为彼此沿垂直方向间隔开的多个第二电极层，其中所述半导体柱和所述第二电极层，第二是在第一电极层和第二电极膜之间之间的第一绝缘膜的和绝缘膜。点域1

5. 发明专利

JP2016525797A 垂直ＮＡＮＤデバイス用の多結晶トランジスタチャンネルのドーピング方法有权
标题翻译：掺杂多晶晶体管沟道的垂直NAND设备的方法
公开(公告)号：JP2016525797A
公开(公告)日：2016-08-25
申请号：JP2016525443
申请日：2014-07-09
申请人：ヴァリアンセミコンダクターイクイップメントアソシエイツインコーポレイテッド , ヴァリアンセミコンダクターイクイップメントアソシエイツインコーポレイテッド
发明人：エムワイトアンドリュー , エムワイトアンドリュー , ゲラルドイングランドジョナサン , ゲラルドイングランドジョナサン , プラサッドラジェシュ , プラサッドラジェシュ
IPC分类号： H01L21/8247 , H01L21/336 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11582 , H01L21/265 , H01L21/26506 , H01L21/2652 , H01L21/26586 , H01L29/66833 , H01L29/7926
摘要：垂直FLASHデバイス内の多結晶チャンネルのドーピング方法を開示する。本方法は複数の高エネルギーイオン注入を使用して当該チャンネルをチャンネルの様々な深さでドープする。いくつかの実施態様では、注入イオンが周囲のONO積層体の少なくとも一部を通過するように、法線方向から外れた角度でこれらのイオン注入が行われる。ONO積層体を通過することで、各イオンが届く距離の分布は垂直注入の場合の分布と異なり得る。
摘要翻译：它公开在掺杂垂直FLASH装置多晶信道的方法。该方法使用多个高能量离子注入的掺杂在通道的不同深度的通道。在一些实施例中，通过ONO叠层的周边的至少一部分注入离子时，执行在从法线方向偏离的角度这些离子注入。通过穿过ONO堆叠，距离的分布的每个离子到达可能不同，在垂直注入的情况下的分布。

6. 发明专利

JP2016514370A オン電流およびセルピラー製造を制御する、縦型ＮＡＮＤストリングのためのタングステンサリサイドゲートソース有权
标题翻译：当前和Serupira制造控制，用于垂直NAND串自对准硅化钨栅源
公开(公告)号：JP2016514370A
公开(公告)日：2016-05-19
申请号：JP2016500251
申请日：2014-02-13
申请人：インテル・コーポレーション
发明人：エー．シムセク−エゲ、ファトゥマ , エー．シムセク−エゲ、ファトゥマ , ケー．パラット、クリシュナ , ケー．パラット、クリシュナ
IPC分类号： H01L21/8247 , H01L21/336 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L21/3088 , H01L21/3081 , H01L21/3085 , H01L21/3086 , H01L21/32134 , H01L27/11524 , H01L27/11529 , H01L27/11556 , H01L27/1157 , H01L27/11573 , H01L27/11582 , H01L29/42324 , H01L29/4234 , H01L29/4933 , H01L29/66825 , H01L29/66833 , H01L29/788 , H01L29/7889 , H01L29/792 , H01L29/7926
摘要：不揮発性メモリデバイスおよび前記不揮発性メモリデバイスを形成するための方法が開示される。メモリデバイスの製造時に、高アスペクト比を有する複数のチャネルピラーを形成すべく、従来使用される酸化アルミニウムの代わりに、タングステンサリサイドがエッチングストップ層として使用される。タングステンサリサイドの使用は、酸化アルミニウムエッチングストップ層が従来使用される場合に形成される、所望されないエッチングストップの凹部および所望されない浮遊ゲートを除去するために有用である。
摘要翻译：公开了一种形成非易失性存储器件和非易失性存储器件的方法。在制造存储器装置的时间，以形成多个具有高纵横比通道支柱，而不是氧化铝常规使用的，硅化钨被用作蚀刻停止层。使用自对准硅化钨的是，如果常规使用的形成氧化铝的蚀刻停止层，是有用的，以除去凹部和不需要的浮动栅极不期望的蚀刻停止。

7. 发明专利

JP2016505221A ３−Ｄメモリアレイ有权
标题翻译： 3-D存储器阵列
公开(公告)号：JP2016505221A
公开(公告)日：2016-02-18
申请号：JP2015556028
申请日：2014-01-13
申请人：マイクロンテクノロジー, インク. , マイクロンテクノロジー, インク.
发明人：シムゴーダ，ディーパク , クリアマン，ブライアン , ハスナット，ハレド
IPC分类号： H01L21/8247 , H01L21/336 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11556 , H01L27/0207 , H01L27/11519 , H01L27/11565 , H01L27/11582 , H01L29/7889 , H01L29/7926
摘要： 3−Dメモリアレイは、メモリセルの高さ方向に伸びる複数のストリングを含む。選択デバイスのアレイは、個々のストリングより高さ方向的に上にあり、個々のストリングに個別に結合する。選択デバイスは、チャネルと、チャネルに隣接するゲート誘電体と、ゲート誘電体に隣接するゲート材料とを個別に含む。個々のチャネルは、互いに間隔を空けられる。ゲート材料は、ストリングより高さ方向的に上に、間隔の空いたチャネルの列に沿って走る複数のゲート線を含む。誘電体材料は、真隣のゲート線の間に横方向にある。誘電体材料およびゲート線は、互いに対する界面において縦方向の非線形端を有する。さらなる実施形態が開示される。【選択図】図1
摘要翻译： 3-D存储器阵列包括多个存储器单元的高度方向延伸的串。阵列选择装置位于上述定向个体线的高分别耦合到各个串。选择装置包括一个通道，一个栅极电介质相邻的频道，所述栅极电介质分别相邻的栅极材料。各个信道彼此间隔开。栅极材料，高度上方定向串包括多个沿间隔的通道的列运行栅极线。介电材料是横向右边下一个栅极线之间。介电材料和栅极线具有相对于彼此的界面处的纵向非线性边缘。进一步的实施方式中公开。点域1

8. 发明专利

JP2015177136A 半導体記憶装置及びその製造方法审中-公开
标题翻译：半导体存储器件及其制造方法
公开(公告)号：JP2015177136A
公开(公告)日：2015-10-05
申请号：JP2014054165
申请日：2014-03-17
申请人：株式会社東芝
发明人：中上恒平
IPC分类号： H01L27/115 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/10 , H01L21/8247
CPC分类号： H01L27/11565 , H01L27/11582 , H01L29/513 , H01L29/66833 , H01L29/7926
摘要：【課題】動作速度が高い半導体記憶装置及びその製造方法を提供する。【解決手段】半導体記憶装置1は、第1電極膜17及び第1絶縁膜18が交互に積層された第1積層体20と、第1積層体上に設けられ、複数の第2電極膜21及び複数の第2絶縁膜22が交互に積層された第2積層体23と、第1積層体20及び第2積層体23を貫く半導体ピラー26と、第2積層体上における半導体ピラー26の直上域を含む領域に設けられ、半導体ピラー26に接続される第1配線31と、第2積層体上における第1配線31が設けられていない領域に設けられ、最上層の第2電極膜21に接続される第2配線32と、第2積層体内における第2配線32の直下域に設けられ、複数の第2電極膜21を相互に接続する第1プラグ28と、第2積層体内における第2配線21の直下域を除く領域に設けられ、複数の第2電極膜21を相互に接続する第2プラグ30と、を備える。【選択図】図5
摘要翻译：要解决的问题：提供具有高操作速度的半导体存储装置及其制造方法。解决方案：半导体存储装置1包括：第一层压体20，其中第一电极膜17和第一绝缘膜 18交替层压; 设置在第一层压体上并且多个第二电极膜21和多个绝缘膜22交替层叠的第二层压体23; 穿过第一层压体20和第二层压体23的半导体柱26; 第一配线31设置在包括第二层叠体上的半导体柱26的正上方的区域并连接到半导体柱26的区域中; 第二配线32设置在第二层叠体上的第一配线31未设置并连接到最上层的第二电极膜21的区域中; 第一插头28设置在第二层叠体中的第二布线32正下方的区域中，并且相互连接多个第二电极膜21; 以及设置在除了第二层叠体中的第二布线21的正下方的区域以外的区域中的第二插塞30，并且相互连接多个第二电极膜21。

9. 发明专利

JP2015149413A 半導体記憶装置及びその製造方法审中-公开
标题翻译：半导体存储器件及其制造方法
公开(公告)号：JP2015149413A
公开(公告)日：2015-08-20
申请号：JP2014021747
申请日：2014-02-06
申请人：株式会社東芝
发明人：福住嘉晃 , 荒井伸也 , 辻大毅 , 青地英明 , 田中啓安
IPC分类号： H01L27/115 , H01L27/10 , H01L21/336 , H01L29/788 , H01L29/792 , H01L21/768 , H01L21/8247
CPC分类号： H01L27/11582 , H01L27/11565 , H01L27/11575 , H01L29/42344 , H01L29/66833 , H01L29/7926
摘要：【課題】特性が良好で製造が容易な半導体記憶装置及びその製造方法を提供する。【解決手段】実施形態に係る半導体記憶装置は、半導体材料を含む接続部材と、前記接続部材の少なくとも上方に設けられた第1電極膜と、前記第1電極膜上に設けられた第1絶縁膜と、前記第1絶縁膜上に設けられ、第2電極膜及び第2絶縁膜が交互に積層された積層体と、相互に異なる2以上の方向に沿って配列され、前記第2電極膜及び前記第2絶縁膜の積層方向に延び、前記積層体及び前記第1絶縁膜を貫き、前記接続部材に接続された3本以上の半導体ピラーと、前記半導体ピラーと前記積層体との間、及び前記接続部材と前記第1電極膜との間に設けられた第3絶縁膜と、前記第3絶縁膜中における少なくとも前記第2電極膜と前記半導体ピラーとの間に設けられた電荷蓄積層と、を備える。【選択図】図1
摘要翻译：要解决的问题：提供一种具有良好特性并易于制造的半导体存储装置及其制造方法。根据实施例的半导体存储装置包括：包括半导体材料的连接构件; 设置在所述连接部件的上方的第一电极膜; 设置在第一电极膜上的第一绝缘膜; 设置在第一绝缘膜上的层叠体，其中第二电极膜和第二绝缘膜交替层叠; 三个以上的半导体柱，沿着彼此不同的两个方向排列，并且沿着第二电极膜和第二绝缘膜的层叠方向延伸，以刺穿层叠体和与连接构件连接的第一绝缘膜; 第三绝缘膜分别设置在半导体柱和层压体之间，以及连接构件和第一电极膜之间; 以及设置在第三绝缘膜中并且至少在第二电极膜和半导体柱之间的电荷存储层。

10. 发明专利

JP2015079802A 不揮発性半導体記憶装置审中-公开
标题翻译：非易失性半导体存储器件
公开(公告)号：JP2015079802A
公开(公告)日：2015-04-23
申请号：JP2013215066
申请日：2013-10-15
申请人：株式会社東芝
发明人：佐久間悠 , 鳥山周一 , 齋藤真澄 , 福住嘉晃 , 安田直樹
IPC分类号： H01L29/788 , H01L29/792 , H01L21/8247 , H01L27/115 , H01L27/10 , H01L21/205 , H01L21/336
CPC分类号： H01L27/11582 , H01L29/66833 , H01L29/7926
摘要：【課題】メモリセルのデータを安定的に保持することのできる不揮発性半導体記憶装置を提供する。【解決手段】不揮発性半導体記憶装置は、複数のメモリトランジスタを直列接続してなるメモリストリングを備える。メモリストリングは、基板に対して垂直な積層方向に延びる柱状に形成される第1半導体層CLmnと、第1半導体層CLmnの側面を取り囲むように形成されたトンネル絶縁膜TIと、トンネル絶縁膜TIを取り囲むように形成されて、電荷を蓄積可能に構成された電荷蓄積膜ECと、電荷蓄積膜ECを取り囲むように形成されたブロック絶縁膜BIと、ブロック絶縁膜BIを取り囲むように形成され、積層方向に沿って所定の間隔をもって配置された複数の第1導電層WLm3,WLm6とを備える。第1半導体層CLmnは、炭素が添加されたシリコンにより形成されており、積層方向の上部と下部とで、その炭素濃度が異なるように形成されている。【選択図】図3
摘要翻译：要解决的问题：提供一种能够稳定地保持存储单元数据的非易失性半导体存储器件。解决方案：非易失性半导体存储器件包括通过串联连接多个存储晶体管而构成的存储串。存储器串包括：以垂直于衬底的层叠方向延伸的柱状形成的第一半导体层CLmn; 形成为围绕第一半导体层CLmn的侧面的隧道绝缘膜TI; 形成为围绕隧道绝缘膜TI并被构造成存储电荷的电荷存储膜EC; 形成为围绕电荷存储膜EC的块绝缘膜BI; 多个第一导电层WLm3，WLm6形成为围绕块绝缘膜BI并以预定间隔沿层叠方向布置。第一半导体层CLmn由添加有碳的硅制成，其碳浓度在层叠方向的上下部分不同。

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