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    • 85. 发明专利
      JP2012205046A Semiconductor integrated circuit and method of operating the same 审中-公开
    • Semiconductor integrated circuit and method of operating the same
    • 半导体集成电路及其工作方法
    • JP2012205046A
    • 2012-10-22
    • JP2011067266
    • 2011-03-25
    • Renesas Electronics Corp , ルネサスエレクトロニクス株式会社
    • KATO TAKAHIRO
    • H03L7/093
    • H03L7/097 , H03L7/0891 , H03L7/091 , H03L7/1974
    • PROBLEM TO BE SOLVED: To reduce characteristic variations of a PLL circuit due to variations in element size of transistors and reduce increase in circuit scale and power consumption when employing an on-chip loop filter.SOLUTION: A semiconductor integrated circuit incorporates a phase-locked loop circuit comprising a phase/frequency comparator 1, a loop attenuator 2, a charge pump 3, a loop filter 4, a voltage-controlled oscillator 5 and a frequency divider 6. The attenuator 2 includes a sampling circuit 21 and a counter 22. A sampling pulse SPL_CLK and first and second output signals output from the phase/frequency comparator 1 are supplied to the circuit 21, which in turn outputs a sampling output signal. When completing counting up a predetermined number of sampling pulses output from the circuit 21, the counter 22 outputs a count completion output signal. The charge pump 3 outputs a charge current or discharge current to the loop filter 4 in response to the count completion output signal.
    • 要解决的问题：为了减少由于晶体管的元件尺寸的变化引起的PLL电路的特性变化，并且当采用片上环路滤波器时减小电路规模和功耗的增加。 解决方案：半导体集成电路包括锁相环电路，该锁相环电路包括相/频比较器1，环路衰减器2，电荷泵3，环路滤波器4，压控振荡器5和分频器6 衰减器2包括采样电路21和计数器22.采样脉冲SPL_CLK和从相位/频率比较器1输出的第一和第二输出信号被提供给电路21，电路21又输出采样输出信号。 当从电路21输出的预定数量的采样脉冲完成计数时，计数器22输出计数完成输出信号。 电荷泵3响应于计数完成输出信号而向环路滤波器4输出充电电流或放电电流。 版权所有（C）2013，JPO＆INPIT
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 89. 发明专利
      JP2011526752A Circuit and the phase measurement method has a time-to-digital converter 有权
    • Circuit and the phase measurement method has a time-to-digital converter
    • JP2011526752A
    • 2011-10-13
    • JP2011515436
    • 2009-06-30
    • エスティー‐エリクソン、ソシエテ、アノニム
    • ネナド、パブロビク , ヘ、シン , マネル、コラドス、アセンシオ , ヤン、ファン、シンダーレン
    • H03D13/00 , H03L7/081 , H03L7/091
    • H03L7/085 , H03L7/091
    • 時間デジタル変換器のフィード回路（２０）を、通常動作モードまたは調整モードの間で切り替えることにより、時間デジタル変換のための調整データが得られる。 遅延回路入力と、複数のタップとを有する遅延回路（２２）は、遅延回路入力からの信号の、異なって遅延されたそれぞれのバージョンを出力する。 サンプリングレジスタ（２４）は、タップに結合されたデータ入力を有し、クロック入力におけるアクティブ遷移に応じて、データ入力からデータをサンプリングする。 通常動作モードでは、フィード回路（２０）は、発振回路（１０）の発振信号を、遅延回路入力に供給し、基準信号を、サンプリングレジスタ（２４）のクロック入力に供給する。 調整モードでは、フィード回路（２０）は、発振信号によってタイミングが制御された遷移を有する信号を、遅延回路入力とクロック入力の両方に供給する。 フィード回路（２０）は、遅延回路入力での遷移の後に、クロック回路における第１のアクティブ遷移のタイミングを制御する、発振信号の遷移の選択を提供する。 制御回路（２８）は、フィード回路を通常動作モードと調整モードの間で切り替え、調整モードにおいて、複数の異なる遷移を選択して第１のアクティブ遷移のタイミングを制御するよう、フィード回路（２０）を連続して制御する。 制御回路は、結果として生じるデータを、各選択についてサンプリングレジスタ（２４）から読み出し、前記データから、発振信号に対する調整データを決定する。
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