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74. 发明专利

JP6140400B2 半導体装置及びその製造方法有权
公开(公告)号：JP6140400B2
公开(公告)日：2017-05-31
申请号：JP2012147058
申请日：2012-06-29
申请人：エスケーハイニックス株式会社 , SK hynix Inc.
发明人：李起洪 , 皮昇浩 , 張禎允
IPC分类号： H01L29/788 , H01L21/336 , H01L29/792 , H01L27/115
CPC分类号： H01L27/11582 , H01L21/31111 , H01L21/32133 , H01L27/11519 , H01L27/11556 , H01L27/11565 , H01L27/1157 , H01L29/1037 , H01L29/66833 , H01L29/7926

75. 发明专利

JP6122153B2 ３−Ｄメモリアレイ有权
公开(公告)号：JP6122153B2
公开(公告)日：2017-04-26
申请号：JP2015556028
申请日：2014-01-13
申请人：マイクロンテクノロジー, インク. , マイクロンテクノロジー, インク.
发明人：シムゴーダ，ディーパク , クリアマン，ブライアン , ハスナット，ハレド
IPC分类号： H01L27/115 , H01L21/336 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11556 , H01L27/0207 , H01L27/11519 , H01L27/11565 , H01L27/11582 , H01L29/7889 , H01L29/7926

76. 发明专利

JP2017059607A 半導体装置审中-公开
公开(公告)号：JP2017059607A
公开(公告)日：2017-03-23
申请号：JP2015181381
申请日：2015-09-15
申请人：株式会社東芝
发明人：池田圭司 , 佐久間究 , 齋籐真澄
IPC分类号： H01L27/10 , H01L21/336 , H01L29/788 , H01L29/792 , H01L27/115
CPC分类号： H01L27/11582 , H01L21/28282 , H01L27/11565 , H01L27/11575 , H01L29/7869 , H01L29/7926
摘要：【課題】トランジスタの占有面積を低減する。【解決手段】この半導体装置は、基板上に基板の上面と交差する第1の方向に配列された複数の第1導電層を備える。階段状配線部は、第1導電層の端部の位置を互いに異ならせている。更にこの半導体装置は、階段状配線部に電気的に接続されるトランジスタを備える。そのトランジスタは、第1の方向を長手方向として延びるチャネル層と、チャネル層の周囲に配置されたゲート絶縁膜と、ゲート絶縁膜の周囲に配置されたゲート電極層とを備える。【選択図】図6

77. 发明专利

JP2016535444A 金属ソースを含むメモリセルストリングを有する方法及び装置有权
标题翻译：方法和装置，具有包括金属源的存储器单元串
公开(公告)号：JP2016535444A
公开(公告)日：2016-11-10
申请号：JP2016526281
申请日：2014-10-31
申请人：マイクロンテクノロジー, インク. , マイクロンテクノロジー, インク.
发明人：ルゥ，ジェンユ , ダブリュ．リンジー，ロジャー , ダブリュ．リンジー，ロジャー , ビックスラー，アンドリュー , ジェフフー，ヨンジュン , ジェフフー，ヨンジュン , リゥ，ハイタオ
IPC分类号： H01L21/8247 , H01L21/336 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11556 , H01L23/5283 , H01L27/11524 , H01L29/456 , H01L29/66825 , H01L29/7926
摘要：メモリセルストリングを形成する方法、メモリセルストリングを有する装置、及びシステムが開示される。メモリセルストリングを形成する方法は、基板の上に金属シリサイドソース材を形成することを含む。金属シリサイドソース材はドープされる。金属シリサイドソース材の上に、垂直型メモリセルストリングが形成される。半導体材は、垂直型メモリセルストリングに垂直に隣接して形成され、金属シリサイドソース材に連結される。【選択図】図10
摘要翻译：形成存储器单元串，具有存储器单元串的装置，和系统的方法中公开。形成存储器单元串的方法，包括：形成在衬底上的金属硅化物源材料。金属硅化物源材料是掺杂。在金属硅化物源材料时，形成垂直存储器单元串。半导体材料是垂直相邻于垂直型的存储器单元串形成被连接到金属硅化物源材料。 .The 10

78. 发明专利

JP2016530719A 半導体構造および半導体構造の製造方法有权
标题翻译：制造半导体结构和半导体结构的制造方法
公开(公告)号：JP2016530719A
公开(公告)日：2016-09-29
申请号：JP2016533315
申请日：2014-07-24
申请人：マイクロンテクノロジー, インク. , マイクロンテクノロジー, インク.
发明人：ジャヤンティー，スリカント , アルズムシムセック‐エジ，ファトマ , アルズムシムセック‐エジ，ファトマ , クマールレディアエラ，パヴァン , クマールレディアエラ，パヴァン
IPC分类号： H01L21/8247 , H01L21/336 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11582 , H01L21/02164 , H01L21/022 , H01L21/02274 , H01L21/0234 , H01L21/28273 , H01L21/28282 , H01L21/31111 , H01L21/32134 , H01L21/8239 , H01L27/11551 , H01L27/11556 , H01L29/04 , H01L29/16 , H01L29/511 , H01L29/518 , H01L29/66825 , H01L29/7883 , H01L29/7889 , H01L29/7926
摘要：半導体構造は、誘電体材料と制御ゲートとの交互の積層と、制御ゲートに横方向に隣接する電荷蓄積構造と、各電荷蓄積構造と隣接する制御ゲートとの間の電荷ブロック材料と、誘電体材料と制御ゲートとの交互の積層を通って延びるチャネル材料と、を含んでもよい。積層内の誘電体材料の各々は、異なる密度および/または異なる除去速度の少なくとも二つの部分を有する。このような半導体構造の製造方法も開示される。【選択図】図14
摘要翻译：半导体结构，与介电材料的层压和控制栅，横向相邻的控制栅极的电荷存储结构交替，电荷邻近于电荷存储结构的控制栅极之间阻挡材料，所述介电通过材料的交替叠层和控制栅极延伸的沟道材料可以包括。每个层压体中的介电材料具有不同的密度和/或不同的去除速率的至少两个部分。制造这样的半导体结构的方法也被公开。 .The 14

80. 发明专利

JP2016063027A 不揮発性半導体記憶装置及びその製造方法有权
标题翻译：非线性半导体存储器件及其制造方法
公开(公告)号：JP2016063027A
公开(公告)日：2016-04-25
申请号：JP2014188757
申请日：2014-09-17
申请人：株式会社東芝
发明人：佐久間究 , 太田健介 , 齋藤真澄 , 田中千加 , 松下大介
IPC分类号： H01L27/115 , H01L21/336 , H01L29/786 , H01L29/788 , H01L29/792 , H01L21/8247
CPC分类号： H01L27/11582 , H01L27/11556 , H01L29/24 , H01L29/66969 , H01L29/7889 , H01L29/7926
摘要：【課題】高性能化及び高集積化に有利なデバイス構造を提案する。【解決手段】実施形態に係わる不揮発性半導体記憶装置は、半導体基板11と、半導体基板11の表面に垂直なZ方向に、第1の絶縁層14、第1の電極層SGL0、…第nの絶縁層14、第nの電極層SGL1、及び、第(n+1)の絶縁層14の順で積み重ねられる第1の積層構造(但し、nは、自然数)と、Z方向に第1の積層構造を貫通する酸化物半導体層13と、第1、…及び、第nの電極層SGL0,…SGL1と、酸化物半導体層13との間に設けられ、電荷を蓄積する電荷蓄積層を備える第2の積層構造16と、酸化物半導体層13内に設けられ、第1、…及び、第(n+1)の絶縁層14の少なくとも1つに接触し、酸化物半導体層13内の酸素の組成比よりも低い酸素の組成比を有し、前記酸化物半導体層13の抵抗値よりも低い抵抗値を有する低抵抗領域15と、を備える。【選択図】図2
摘要翻译：要解决的问题：提供有利于高性能和高集成度的器件结构。解决方案：根据实施例的非易失性半导体存储器件包括：半导体衬底11; 第一绝缘层14，第一电极层SGL0，第n（其中n为自然数）绝缘层14，第n电极层SGL1和第（n + 1）绝缘层的第一层状结构绝缘层14在与半导体基板11的表面垂直的Z方向上依次层叠; 氧化物半导体层13，其沿Z方向刺穿第一层状结构; 第二层状结构16，其包括设置在第一至第n电极层SGL0，... SGL1和氧化物半导体层13之间的用于存储电荷的电荷存储层; 以及设置在氧化物半导体层13中并与第一至第（n + 1）绝缘层14中的至少一个接触并具有低于氧化物半导体中的氧组成比的氧组成比的低电阻区15 层13并且具有低于氧化物半导体层13的电阻值的电阻值。选择图：图2

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