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71. 发明专利

JP2013098981A Flexible receiver architecture 有权
标题翻译：灵活接收体系结构
公开(公告)号：JP2013098981A
公开(公告)日：2013-05-20
申请号：JP2012234609
申请日：2012-10-24
申请人： Altera Corp , アルテラコーポレイションAltera Corporation
发明人： WEIQI DING , SURGEY SHUMARAYEV , PENG LEE , SRIRAM NARAYAN
IPC分类号： H04B3/04 , H04L1/22
CPC分类号： H04L25/03038 , H04L25/03146 , H04L2025/03573
摘要： PROBLEM TO BE SOLVED: To provide circuitry for high-speed data links.SOLUTION: A receiver circuit for data links includes: a first signal path including first equalization circuitry; a second signal path including second equalization circuitry; and a path selector circuit configured to select one signal path of the first signal path and the second signal path. In one embodiment, the first signal path includes a decision feedback equalizer circuit.
摘要翻译：要解决的问题：为高速数据链路提供电路。解决方案：用于数据链路的接收机电路包括：包括第一均衡电路的第一信号路径; 包括第二均衡电路的第二信号路径; 以及路径选择器电路，被配置为选择所述第一信号路径和所述第二信号路径的一个信号路径。在一个实施例中，第一信号路径包括判决反馈均衡器电路。版权所有（C）2013，JPO＆INPIT

72. 发明专利

JP2013508894A Configurable multi-gate switch circuit 有权
公开(公告)号：JP2013508894A
公开(公告)日：2013-03-07
申请号：JP2012534429
申请日：2010-10-15
申请人：アルテラコーポレイションAltera Corporation
发明人：デイビッドルイス，
IPC分类号： H01H59/00
CPC分类号： H01H45/14 , H01H59/00 , H01H59/0009
摘要：構成可能なマルチゲートスイッチ回路を伴う集積回路を提供する。スイッチ回路は、スイッチ制御回路と、マルチゲートスイッチのアレイとを含んでもよい。各マルチゲートスイッチは、第１および第２の端子と、第１および第２のゲートと、金属ブリッジとを有してもよい。金属ブリッジは、第１の端子に取り付けられる。金属ブリッジは、ゲートを越えて延在してもよく、オフ状態で第２の端子に覆いかぶさってもよい。金属ブリッジは、オン状態で第２の端子と物理的に接触するように下方に曲がる先端を有してもよい。スイッチ制御回路は、スイッチアレイに所望のスイッチ状態をロードするように、行および列制御信号を提供してもよい。スイッチアレイは、マルチプレクサを形成するスイッチのグループに分割されてもよい。マルチプレクサは、プログラム可能論理デバイス回路等のプログラム可能回路において使用されてもよい。

73. 发明专利

JP5129398B2 Processor array and a method of forming the same 有权
公开(公告)号：JP5129398B2
公开(公告)日：2013-01-30
申请号：JP2012015924
申请日：2012-01-27
申请人：アルテラコーポレイションAltera Corporation
发明人：ジェラルドジーペカネック , ニコスピーピッティアニス , エドウィンエフバリー , トーマスエルドラベンストット
IPC分类号： G06F15/173 , G06F15/80
CPC分类号： G06F15/8023

74. 发明专利

JP2012248208A Large multiplier for programmable logic device 有权
标题翻译：用于可编程逻辑器件的大型多路复用器
公开(公告)号：JP2012248208A
公开(公告)日：2012-12-13
申请号：JP2012172915
申请日：2012-08-03
申请人： Altera Corp , アルテラコーポレイションAltera Corporation
发明人： LANGHAMMER MARTIN , THARMALINGAM KUMARA
IPC分类号： G06F7/52
CPC分类号： G06F7/52 , G06F7/5324
摘要： PROBLEM TO BE SOLVED: To provide special processing blocks for a programmable logic device (PLD) with logic for reducing or eliminating dependence on a universal programmable resource of the PLD by facilitating execution of a larger multiplication than the one to be executed in a single block.SOLUTION: A plurality of special processing blocks in a PLD including multipliers, and circuitry for an adder which adds results of the multipliers are constituted as larger multipliers by adding selectable circuitry for shifting the results of the multipliers before addition to the special processing blocks. In one embodiment, this fact allows that all except the final addition are performed in the special processing blocks, and the final addition is performed in programmable logic. In another embodiment, circuitry of additional compression and addition allows that even the final addition is performed in the special processing blocks.
摘要翻译：要解决的问题：为可编程逻辑器件（PLD）提供特殊的处理块，其具有用于通过促进执行比要执行的PLD更大的乘法来减少或消除对PLD的通用可编程资源的依赖性的逻辑单块。解决方案：包括乘法器的PLD中的多个特殊处理块和用于加法乘法器的结果的加法器的电路被构成为较大的乘法器，通过增加用于在乘法器的结果之前移位乘法器的特定处理的可选择电路块。在一个实施例中，这个事实允许在特殊处理块中执行除了最终加法之外的所有其它事件，并且以可编程逻辑执行最后的加法。在另一个实施例中，附加压缩和附加的电路允许即使在特殊处理块中执行最终添加。版权所有（C）2013，JPO＆INPIT

75. 发明专利

JP5051963B2 Mask programmable logic device having a programmable gate array 有权
公开(公告)号：JP5051963B2
公开(公告)日：2012-10-17
申请号：JP2003092972
申请日：2003-03-28
申请人：アルテラコーポレイションAltera Corporation
发明人：パークジョナサン
IPC分类号： H01L21/82 , H01L27/118 , H03K19/173 , H03K19/177
CPC分类号： H03K19/17764 , H03K19/1735 , H03K19/17736 , H03K19/1778 , H03K19/17796

76. 发明专利

JP4989931B2 Programmable equalization circuit and method of the receiver 有权
公开(公告)号：JP4989931B2
公开(公告)日：2012-08-01
申请号：JP2006193262
申请日：2006-07-13
申请人：アルテラコーポレイションAltera Corporation
发明人：ウォンウィルソン , マンガトシマルディープ , シュマライェフセルゲイ , トラントゥンゴック
IPC分类号： H04B3/04 , H04L25/03
CPC分类号： H04L25/03885 , H04B3/04 , H04L25/03019

77. 发明专利

JP4970630B1 Volatile memory element having a soft error upset insensitivity 有权
公开(公告)号：JP4970630B1
公开(公告)日：2012-07-11
申请号：JP2012500796
申请日：2010-01-19
申请人：アルテラコーポレイションAltera Corporation
发明人：ブルースビー．ペダーセン，
IPC分类号： G11C11/41 , G11C11/412 , H03K3/037 , H03K19/177
CPC分类号： G11C11/412 , G11C7/20 , G11C11/4125 , H03K19/00392 , H03K19/177 , H03K19/1776 , H03K19/17764
摘要： Memory elements are provided that exhibit immunity to soft error upset events when subjected to high-energy atomic particle strikes. The memory elements may each have ten transistors including two address transistors and four transistor pairs that are interconnected to form a bistable element. Clear lines such as true and complement clear lines may be routed to positive power supply terminals and ground power supply terminals associated with certain transistor pairs. During clear operations, some or all of the transistor pairs can be selectively depowered using the clear lines. This facilitates clear operations in which logic zero values are driven through the address transistors and reduces cross-bar current surges.

78. 发明专利

JP2012119701A Process/design methodology to enable high performance logic and analog circuits using single process 有权
标题翻译：使用单一过程实现高性能逻辑和模拟电路的过程/设计方法
公开(公告)号：JP2012119701A
公开(公告)日：2012-06-21
申请号：JP2012003044
申请日：2012-01-11
申请人： Altera Corp , アルテラコーポレイションAltera Corporation
发明人： QI XIANG , ALBERT RATNAKUMAR , JEFFREY XIAOCHI TANG , WEICH DIN
IPC分类号： H01L21/822 , H01L21/8238 , H01L27/04 , H01L27/092 , H03F3/343
CPC分类号： G05F3/205 , H01L29/1083 , H01L29/6659 , H01L29/7833
摘要： PROBLEM TO BE SOLVED: To provide a method and apparatus for improving analog circuits performance on a mixed-signal process.SOLUTION: A method for improving analog circuits performance using a circuit design using forward bias and a modified mixed-signal process is presented. A circuit including plurality of NMOS and PMOS transistors is defined. The body terminal of the NMOS transistors are coupled to a first voltage source, and the body terminal of the PMOS transistors are coupled to a second voltage source. Transistors in the circuit are selectively biased by applying the first voltage source to the body terminal of each selected NMOS transistor and applying the second voltage source to the body terminal of each selected PMOS transistor. In one embodiment, the first voltage source and the second voltage source are modifiable to provide forward and reverse bias to the body terminal of the transistors.
摘要翻译：要解决的问题：提供一种用于在混合信号处理中提高模拟电路性能的方法和装置。提出了一种使用正向偏置电路设计和改进的混合信号处理来提高模拟电路性能的方法。定义了包括多个NMOS和PMOS晶体管的电路。 NMOS晶体管的主体端子耦合到第一电压源，并且PMOS晶体管的主体端子耦合到第二电压源。通过将第一电压源施加到每个选定的NMOS晶体管的主体端子并将第二电压源施加到每个选择的PMOS晶体管的主体端子来选择性地偏置电路中的晶体管。在一个实施例中，第一电压源和第二电压源是可修改的，以向晶体管的主体端子提供正向和反向偏置。版权所有（C）2012，JPO＆INPIT

79. 发明专利

JP2012114914A Offset cancellation for continuous-time circuit 有权
标题翻译：用于连续电路的偏移消除
公开(公告)号：JP2012114914A
公开(公告)日：2012-06-14
申请号：JP2011255026
申请日：2011-11-22
申请人： Altera Corp , アルテラコーポレイションAltera Corporation
发明人： SYRIAM NARAYAN , SU XIAOYAN , SURGEY SHUMARAYEV
IPC分类号： H03F3/34
CPC分类号： H03F1/30 , H03F3/45197 , H03F3/45973 , H03F2200/375 , H03F2200/405 , H03F2203/45354 , H03F2203/45374
摘要： PROBLEM TO BE SOLVED: To improve equalizers and other continuous-time circuits for high-speed serial interfaces and other applications.SOLUTION: The circuit includes: a multistage amplifier chain including a first amplifier stage and a last amplifier stage in the chain; and an offset cancellation loop configured to receive an output of the last amplifier stage and to provide an offset correction voltage signal to the first amplifier stage.

80. 发明专利

JP4944177B2 Processor array and a method of forming the same 有权
公开(公告)号：JP4944177B2
公开(公告)日：2012-05-30
申请号：JP2009240821
申请日：2009-10-19
申请人：アルテラコーポレイションAltera Corporation
发明人：トーマスエルドラベンストット , エドウィンエフバリー , ニコスピーピッティアニス , ジェラルドジーペカネック
IPC分类号： G06F15/173 , G06F15/80
CPC分类号： G06F15/8023

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