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41. 发明专利

JP3996326B2 Clock extraction circuit 有权
公开(公告)号：JP3996326B2
公开(公告)日：2007-10-24
申请号：JP2000190493
申请日：2000-06-26
申请人：松下電器産業株式会社
发明人：好史岡本
IPC分类号： G11B20/14 , H03L7/091 , H04L7/00 , H04L7/02 , H04L7/027 , H04L7/033 , H04L7/04 , H04L25/06
CPC分类号： H03L7/091 , G11B20/1426 , H04L7/0066 , H04L7/0083 , H04L7/033 , H04L7/042 , H04L25/069

42. 发明专利

JP2007274612A Pll apparatus 有权
标题翻译： PLL装置
公开(公告)号：JP2007274612A
公开(公告)日：2007-10-18
申请号：JP2006100614
申请日：2006-03-31
申请人： Nippon Dempa Kogyo Co Ltd , 日本電波工業株式会社
发明人： ONISHI NAOKI , WAKAMATSU SHUNICHI , SHIOBARA TAKESHI
IPC分类号： H03L7/14 , H03L7/091 , H03L7/093
CPC分类号： H03L7/091 , H03L7/085 , H03L7/093 , H03L7/146 , H03L7/185 , H03L2207/12
摘要： PROBLEM TO BE SOLVED: To provide a PLL apparatus in which a frequency signal that is synchronized with a reference frequency signal from outside is output from a voltage-controlled oscillator, wherein frequency deviation is suppressed even when a fault occurs in the reference signal from outside. SOLUTION: The signal level of the reference frequency signal from outside is monitored, and when the signal level is within a set range, the PLL control is performed using the phase-difference related data produced by a phase-difference data producing means, while, when the signal level is out of the set range, the PLL control is performed by switching to the phase-difference related data stored in a storage, such as stored latest data or data produced beforehand, by recognizing that a stoppage or an anomaly happens in the supply of the signal. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供一种PLL装置，其中从压控振荡器输出与来自外部的参考频率信号同步的频率信号，其中即使在参考中发生故障也频率偏差被抑制来自外面的信号
解决方案：监视来自外部的参考频率信号的信号电平，并且当信号电平在设定范围内时，使用由相位差数据产生装置产生的相位差相关数据执行PLL控制而当信号电平超出设定范围时，通过将存储在存储器中的相位差相关数据（例如存储的最新数据或预先产生的数据）通过识别停止或在信号供应中发生异常。版权所有（C）2008，JPO＆INPIT

43. 发明专利

JP3968525B2 Phase synchronization circuit and the information reproducing apparatus 有权
公开(公告)号：JP3968525B2
公开(公告)日：2007-08-29
申请号：JP2004061234
申请日：2004-03-04
申请人：ソニー株式会社
发明人：公正仙波
IPC分类号： G11B20/14 , H03L7/087 , H03L7/091 , H03L7/099 , H03L7/10 , H03L7/107 , H03L7/113 , H04L7/033
CPC分类号： H04L7/033 , H03L7/087 , H03L7/091 , H03L7/0995 , H03L7/10

44. 发明专利

JP2007208774A Phase control circuit 审中-公开
标题翻译：相控电路
公开(公告)号：JP2007208774A
公开(公告)日：2007-08-16
申请号：JP2006026667
申请日：2006-02-03
申请人： Yokogawa Electric Corp , 横河電機株式会社
发明人： UCHIDA KENJI , MIURA AKIRA , ODAKA HIROHISA , YAGIHARA TAKESHI , TANIMURA DAISUKE , TEZUKA KENTARO , BUTATSU KENTARO
IPC分类号： H03K5/26 , H03K5/135 , H03L7/00
CPC分类号： H03L7/0812 , H03L7/091 , H04L7/0037 , H04L7/033
摘要： PROBLEM TO BE SOLVED: To attain a phase control circuit by which optimal timing adjustment is always performed irrespective of aging and a temperature variation. SOLUTION: The phase control circuit which controls phases has: a variable delay circuit which delays a clock signal; a first flip-flop circuit in the clock input terminal of which the delayed clock signal is inputted and in the data input terminal of which a data signal is inputted; a second flip-flop circuit in the clock input terminal of which the data signal is inputted and in the data input terminal of which the delayed clock signal is inputted and an integration circuit which controls a delay amount of the variable delay circuit based on an output signal of the second flip-flop circuit. COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：为了获得无论老化和温度变化如何，始终执行最佳定时调整的相位控制电路。控制相位的相位控制电路具有延迟时钟信号的可变延迟电路; 时钟输入端中输入延迟的时钟信号的第一触发器电路和输入数据信号的数据输入端; 输入数据信号的时钟输入端的第二触发器电路和输入延迟的时钟信号的数据输入端以及基于输出控制可变延迟电路的延迟量的积分电路第二触发器电路的信号。版权所有（C）2007，JPO＆INPIT

45. 发明专利

JP3926368B2 Phase mis-synchronization detection circuit 有权
公开(公告)号：JP3926368B2
公开(公告)日：2007-06-06
申请号：JP2004558376
申请日：2002-12-11
申请人：富士通株式会社
发明人：大輔山崎
IPC分类号： H03K5/26 , H03D13/00 , H03L7/08 , H03L7/081 , H03L7/091 , H03L7/095 , H04L7/033
CPC分类号： H03D13/004 , H03L7/081 , H03L7/091 , H03L7/095 , H03L2207/14 , H04L7/033

48. 发明专利

JP2006520169A Clock and data recovery method and circuit 审中-公开
公开(公告)号：JP2006520169A
公开(公告)日：2006-08-31
申请号：JP2006509045
申请日：2004-03-04
申请人：タイムラブコーポレーション
发明人：アレン，ダニエル，ジェイ．
IPC分类号： H04L7/02 , H03L7/00 , H03L7/087 , H03L7/091 , H03L7/093 , H04L7/00 , H04L7/033
CPC分类号： H03L7/00 , H03L7/087 , H03L7/091 , H03L7/093 , H03L2207/50 , H04L7/0008 , H04L7/0331 , H04L7/0337 , H04L7/0338
摘要：シリアルデータストリームを搬送するデータを内在するクロック信号によって確立した速度で処理する方法であって、シリアルデータストリーム内の一連の遷移のうちのそれぞれの遷移にタイムスタンプすることによって一連のタイムスタンプを生成する工程と、少なくとも部分的に一連のタイムスタンプに基づいて、シリアルデータストリームからデータを回復する工程とを含む方法。

49. 发明专利

JP2006074331A Picture processor, picture processing method, storage medium, picture processing control method for picture processor and picture forming device 审中-公开
标题翻译：图像处理器，图像处理方法，存储介质，图像处理器和图像形成装置的图像处理控制方法
公开(公告)号：JP2006074331A
公开(公告)日：2006-03-16
申请号：JP2004254046
申请日：2004-09-01
申请人： Ricoh Co Ltd , 株式会社リコー
发明人： MORIMOTO KATSUSHI , NISHIDA HIROFUMI , KOJIMA KEIJI , SUZUKI TOSHIHIRO , SAITO TAKASHI , MIYAZAWA TOSHIO
IPC分类号： H04N1/00 , H04N7/173 , B41J29/38 , G03G15/36 , G06F3/12 , G06F11/10 , G06F15/00 , G06F21/24 , G06T1/00 , G09C1/00 , G11B20/10 , G11B20/14 , G11B20/18 , G11B20/22 , H03L7/091 , H03M13/03 , H03M13/13 , H03M13/23 , H03M13/29 , H04B1/707 , H04B7/005 , H04B7/24 , H04B7/26 , H04B14/00 , H04B17/00 , H04H60/72 , H04J13/00 , H04J13/16 , H04L1/00 , H04L9/00 , H04L9/08 , H04L9/10 , H04L9/32 , H04L12/24 , H04L12/26 , H04L12/28 , H04L12/54 , H04L25/03 , H04L25/49 , H04L25/497 , H04L27/10 , H04L27/156 , H04L27/18 , H04L29/06 , H04L29/12 , H04M1/247 , H04M1/66 , H04M3/22 , H04N7/26 , H04N7/52 , H04W4/06 , H04W4/12 , H04W4/14 , H04W8/02 , H04W8/16 , H04W8/20 , H04W8/24 , H04W8/26 , H04W12/06 , H04W12/10 , H04W24/00 , H04W40/22 , H04W72/04 , H04W76/02 , H04W80/06 , H04W84/12 , H04W88/02
CPC分类号： H04L65/1043 , G06F21/305 , G06F21/6209 , G06F21/74 , G06F21/88 , G06F2221/2105 , G06F2221/2115 , G11B20/10009 , G11B20/10425 , G11B20/22 , H03L7/091 , H03M7/4006 , H03M13/23 , H03M13/2903 , H03M13/2993 , H03M13/6356 , H03M13/6362 , H04B7/2628 , H04B10/25754 , H04J13/0077 , H04J13/16 , H04L1/0066 , H04L1/0068 , H04L9/085 , H04L9/304 , H04L12/4641 , H04L25/03038 , H04L25/4902 , H04L25/4904 , H04L25/497 , H04L27/156 , H04L29/06027 , H04L29/12471 , H04L41/06 , H04L43/0829 , H04L47/15 , H04L47/70 , H04L47/72 , H04L47/745 , H04L47/765 , H04L47/822 , H04L47/824 , H04L51/04 , H04L51/28 , H04L51/38 , H04L61/2553 , H04L65/1006 , H04L65/1016 , H04M1/72533 , H04M3/42221 , H04M7/1295 , H04N1/00957 , H04N1/32106 , H04N1/40 , H04N19/109 , H04N19/139 , H04N19/625 , H04N19/91 , H04N2201/0094 , H04N2201/3212 , H04N2201/3222 , H04N2201/3274 , H04W4/12 , H04W4/14 , H04W8/245 , H04W8/26 , H04W28/00 , H04W28/18 , H04W28/26 , H04W40/00 , H04W52/30 , H04W72/042 , H04W76/022 , H04W88/085 , H04W88/16 , Y10S370/906 , Y10S370/907
摘要： PROBLEM TO BE SOLVED: To enhance maintainability on a use application base for a diversified picture. SOLUTION: A picture processor involves: generating picture processing for an input picture accepted by an picture input means 50 as a picture object by a picture object generation means 51; managing the state of the generated picture object and a state history by a state management means 52; and outputting the state transition of the picture object based on the managed state of the picture object and the managed state transition by a transition output means 53. Thus, no multiple calling is applied to each processing on the use application base for the diversified picture. Consequently, the maintainability is enhanced; and an operator visually intuitively accepts the state transition. COPYRIGHT: (C)2006,JPO&NCIPI
摘要翻译：要解决的问题：为了增强用于多样化图片的使用应用程序的可维护性。解决方案：图像处理器包括：通过图像对象生成装置51为由图像输入装置50接受的输入图像作为图像对象生成图像处理; 通过状态管理装置52管理生成的图像对象的状态和状态历史; 并且通过转换输出装置53输出基于图像对象的管理状态和被管理状态转换的图像对象的状态转换。因此，针对多样化图像的使用应用程序基础上的每个处理都不应用多次呼叫。因此，可维护性得到提高; 并且操作者可视地直观地接受状态转换。版权所有（C）2006，JPO＆NCIPI

50. 发明专利

JP2006505986A pll with a balanced four-phase correlator 有权
公开(公告)号：JP2006505986A
公开(公告)日：2006-02-16
申请号：JP2004549409
申请日：2003-10-08
申请人：コーニンクレッカフィリップスエレクトロニクスエヌヴィKoninklijke Philips Electronics N.V.
发明人：ドミニクス、エム．ウェー．レーナーツ , ミハイ、アー．テー．サンドゥレアヌ
IPC分类号： H03L7/085 , H03D3/00 , H03L7/087 , H03L7/089 , H03L7/091 , H04L7/027
CPC分类号： H03L7/087 , H03L7/0891 , H03L7/091 , H03L2207/06 , H04L7/0274
摘要：平衡型４相相関器（２）を含む周波数検出器（１０）を具備する位相ロックループ（１）であり、ループ（１）は４相相関器（２）が入力信号（Ｄ）と同じビットレートを有する信号によって制御されるマルチプレクサ（３１，３２，３３，３４）に接続されたダブルエッジクロック式双安定回路（２１，２２，２３，２４，２５，２６，２７，２８）を具備することを特徴とする。

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