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1. 发明专利

JP5963783B2 CANバスモジュールおよび自動速度検出を有するマイクロコントローラ有权
标题翻译：微控制器与CAN总线模块和自动的速度检测
公开(公告)号：JP5963783B2
公开(公告)日：2016-08-03
申请号：JP2013557739
申请日：2012-02-22
申请人：マイクロチップテクノロジーインコーポレイテッド , MICROCHIP TECHNOLOGY INCORPORATED
发明人：マック, ジョエル
IPC分类号： H04L7/027
CPC分类号： H04L25/0262 , H04L29/06

2. 发明专利

JP5761748B2 シンボル同期捕捉システム及びその方法有权
标题翻译：符号同步捕获的系统和方法
公开(公告)号：JP5761748B2
公开(公告)日：2015-08-12
申请号：JP2011127807
申请日：2011-06-08
申请人：日本電気航空宇宙システム株式会社
发明人：梅原武 , 清水貴彦
IPC分类号： H04L7/00 , H04L7/027 , H04L27/22

3. 发明专利

JP2013207650A Encoder and control method 有权
标题翻译：编码器和控制方法
公开(公告)号：JP2013207650A
公开(公告)日：2013-10-07
申请号：JP2012076194
申请日：2012-03-29
申请人： Jvc Kenwood Corp , 株式会社Jvcケンウッド
发明人： AOKI MOTOTSUGU
IPC分类号： H04L7/00 , H04H20/02 , H04H20/46 , H04H20/61 , H04J11/00 , H04L7/027 , H04N7/08 , H04N7/081 , H04N7/173
摘要： PROBLEM TO BE SOLVED: To provide a technique in which a TS signal is smoothly transferred to a transmitter from an encoder.SOLUTION: An oscillator 28 outputs a reference clock. A multiplexing part 24, on the basis of the reference clock, generates a TS signal by multiplexing data. A transmission buffer part 26 outputs the generated TS signal to a broadcast device 14. A reception tuner 34 receives a radio signal which is transmitted from the broadcast device 14 and generated from the TS signal on the basis of the reference clock in the broadcast device 14. A control part 36, on the basis of the TS signal extracted from the radio signal and the TS signal outputted from the transmission buffer part 26, estimates a difference between the reference clock from the oscillator 28 and the reference clock in the broadcast device 14, and controls frequency of the reference clock outputted from the oscillator 28 on the basis of the estimated difference.
摘要翻译：要解决的问题：提供一种TS信号从编码器平滑地传送到发射机的技术。解决方案：振荡器28输出参考时钟。基于参考时钟的复用部分24通过复用数据来产生TS信号。发送缓冲器部分26将所生成的TS信号输出到广播设备14.接收调谐器34接收从广播设备14发送并根据广播设备14中的参考时钟从TS信号生成的无线电信号控制部分36基于从无线电信号提取的TS信号和从发送缓冲器部分26输出的TS信号，估计来自振荡器28的参考时钟与广播装置14中的参考时钟之间的差异并且基于所估计的差来控制从振荡器28输出的参考时钟的频率。

4. 发明专利

JP4952488B2 Synchronous follow-up circuit 有权
公开(公告)号：JP4952488B2
公开(公告)日：2012-06-13
申请号：JP2007261750
申请日：2007-10-05
申请人：パナソニック株式会社
发明人：正和帆足 , 正治郎松尾 , 和典林
IPC分类号： H04L27/38 , H04L7/027

5. 发明专利

JP4935821B2 Communication apparatus and signal transmission method 有权
公开(公告)号：JP4935821B2
公开(公告)日：2012-05-23
申请号：JP2008535233
申请日：2006-09-20
申请人：富士通株式会社
发明人：有紀人 ▲角▼田
IPC分类号： H04L7/027 , H04B10/2581 , H04B10/27 , H04B10/272 , H04B10/40 , H04B10/50 , H04B10/508 , H04B10/60 , H04J3/00
CPC分类号： H04J3/1694 , H04J7/00 , H04L7/065 , H04L25/4902 , H04Q2011/0064

6. 发明专利

JP2011147107A Synchronizing generator capable of instantaneously establishing and holding synchronization 有权
标题翻译：同步建立和保持同步的同步发电机
公开(公告)号：JP2011147107A
公开(公告)日：2011-07-28
申请号：JP2010229811
申请日：2010-10-12
申请人： Rcs:Kk , 有限会社アール・シー・エス
发明人： KONO MITSUNORI , KONO KIMINORI
IPC分类号： H04L7/027 , H03K23/66 , H03L7/00 , H03L7/08
摘要： PROBLEM TO BE SOLVED: To inexpensively acquire a synchronizing generator which allows synchronization to be instantaneously established and a synchronous condition to be held with high precision for a relatively long time. SOLUTION: This synchronizing generator includes at least a counter 22 with set or reset, and a synchronous detection means 24. In the synchronous detection means 24, the timing of a rising point, a falling point, or a zero crossing point of a synchronous input signal is detected. At the timing, the counter 22 is set or reset. This allows synchronization with a synchronous input signal to be instantaneously established, and when the synchronous input signal is paused or stopped, or after it is removed, the synchronous condition to be held with high precision for a relatively long time. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：为了便宜地获取允许瞬时建立同步的同步发生器，并且在较长时间内以高精度保持同步状态。解决方案：该同步发生器至少包括具有置位或复位的计数器22和同步检测装置24.在同步检测装置24中，上升点，下降点或过零点的定时检测到同步输入信号。在定时，计数器22被设置或复位。这允许瞬时建立与同步输入信号的同步，并且当同步输入信号被暂停或停止时或者在其被去除之后，同步状态将被保持在较高的精度下相对长的时间。版权所有（C）2011，JPO＆INPIT

7. 发明专利

JP4549861B2 pll with a balanced four-phase correlator 有权
公开(公告)号：JP4549861B2
公开(公告)日：2010-09-22
申请号：JP2004549409
申请日：2003-10-08
申请人：エヌエックスピービーヴィNxp B.V.
发明人：ドミニクス、エム．ウェー．レーナーツ , ミハイ、アー．テー．サンドゥレアヌ
IPC分类号： H03L7/085 , H03D3/00 , H03D13/00 , H03L7/087 , H03L7/089 , H03L7/091 , H04L7/027
CPC分类号： H03L7/087 , H03L7/0891 , H03L7/091 , H03L2207/06 , H04L7/0274

8. 发明专利

JP2010062804A Clock regeneration circuit 审中-公开
标题翻译：时钟再生电路
公开(公告)号：JP2010062804A
公开(公告)日：2010-03-18
申请号：JP2008225716
申请日：2008-09-03
申请人： Yokogawa Electric Corp , 横河電機株式会社
发明人： YAMAMOTO YUICHI , UCHIDA KENJI
IPC分类号： H04L7/027
摘要： PROBLEM TO BE SOLVED: To provide a low-power consumption clock regeneration circuit which performs edge detection and clock component extraction by a differential circuit, makes a delay means unnecessary, whose chip area is reduced, by which a bit rate free operation is achieved. SOLUTION: The clock regeneration circuit is constituted of: at least one differential circuit which amplifies two input data to output differential data; and a clock component generation circuit which is cascaded with the differential circuit and extracts clock signal components based on difference of intersection voltage between reference voltage and differential output data. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：为了提供一种通过差分电路执行边缘检测和时钟分量提取的低功耗时钟再生电路，使得不需要延迟装置，其芯片面积减小，通过该延迟装置进行无比特率操作已完成。时钟再生电路由至少一个差分电路构成，差分电路将两个输入数据放大以输出差分数据; 以及与差分电路级联的时钟分量产生电路，并且基于参考电压和差分输出数据之间的交点电压的差来提取时钟信号分量。版权所有（C）2010，JPO＆INPIT

9. 发明专利

JPWO2008035414A1 通信装置および信号送信方法有权
公开(公告)号：JPWO2008035414A1
公开(公告)日：2010-01-28
申请号：JP2008535233
申请日：2006-09-20
申请人：富士通株式会社
发明人：有紀人 ▲角▼田 , 有紀人 ▲角▼田
IPC分类号： H04L7/027 , H04B10/2581 , H04B10/27 , H04B10/272 , H04B10/40 , H04B10/50 , H04B10/508 , H04B10/60 , H04J3/00
CPC分类号： H04J3/1694 , H04J7/00 , H04L7/065 , H04L25/4902 , H04Q2011/0064
摘要：本発明は、低速な信号と、その整数倍の速度の高速な信号とが時分割多重されて伝送されるネットワークにおいて、高速な信号に対応していない通信端末装置であっても、受信した信号から正確にクロックを抽出することができるようにすることを目的とする。この目的を達成するため、通信装置であるOLT100bは、低速な信号と同じ幅の繰り返しパルスを生成するパルス生成部130bと、パルス生成部130bによって生成されたパルスを、低速クロックの抽出を可能にするために、高速な信号に重畳するパルス重畳部140bとを備える。

10. 发明专利

JP2009239510A Cdr circuit 有权
标题翻译： CDR电路
公开(公告)号：JP2009239510A
公开(公告)日：2009-10-15
申请号：JP2008081497
申请日：2008-03-26
申请人： Nippon Telegr & Teleph Corp , 日本電信電話株式会社
发明人： TERADA JUN , OTOMO YUSUKE , NISHIMURA KAZUYOSHI
IPC分类号： H04L7/027 , H03L7/00
摘要： PROBLEM TO BE SOLVED: To provide a CDR circuit which is highly tolerant against variations in manufacture, environmental change, or pulse width distortion of input data. SOLUTION: The CDR circuit includes a gating circuit 2 which outputs a pulse when input data changes, a gated VCO 3 which generates a regenerated clock having its oscillation frequency controlled in accordance with a frequency control signal and its oscillation phase controlled with the output pulse of the gating circuit 2, a delay circuit 4 which delays input data, and a flip-flop 1 which identifies input data passed through the delay circuit 4 based upon the regenerated clock. The delay circuit 4 is composed of a replica circuit 40 as a delay circuit having the same constitution with the gating circuit 2 and a replica circuit 41 as a delay circuit having the same constitution with the gated VCO 3. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：提供对输入数据的制造，环境变化或脉冲宽度失真的变化高度耐受的CDR电路。解决方案：CDR电路包括门控电路2，其在输入数据改变时输出脉冲;门控VCO3，其产生其振荡频率根据频率控制信号控制的再生时钟及其振荡相位受控于门控电路2的输出脉冲，延迟输入数据的延迟电路4以及基于再生时钟识别通过延迟电路4的输入数据的触发器1。延迟电路4由具有与门控电路2相同结构的延迟电路的复制电路40和作为与门控VCO 3具有相同结构的延迟电路的复制电路41组成。版权所有（C））2010，JPO＆INPIT

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