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    • 41. 发明专利
      JP2007150865A Phase adjustment circuit 有权
    • Phase adjustment circuit
    • 相位调整电路
    • JP2007150865A
    • 2007-06-14
    • JP2005344218
    • 2005-11-29
    • Matsushita Electric Ind Co Ltd , 松下電器産業株式会社
    • MICHIMASA SHIRO , SAKIYAMA SHIRO , TOKUNAGA YUSUKE , WATANABE SEIJI , KOSHIDA HIROSHI
    • H03K5/04
    • H03K5/13 , H03K5/15013 , H03K2005/00052 , H03K2005/00273
    • PROBLEM TO BE SOLVED: To provide a phase adjustment circuit for compensating the phases of a plurality of inputted signals and improving the monotonous increase of the phase of the signals. SOLUTION: The phase adjustment circuit is provided with first - n-th biphase adjustment circuits (10). Each biphase adjustment circuit (10) comprises: a first logic circuit (105) for computing the logical OR of inputted two signals; a second logical circuit (107) for computing logical AND; a first delay circuit (108) with a signal delay amount equivalent to that of the second logical circuit (107) for delaying the output signals of the first logical circuit (105); and a second delay circuit (106) with a signal delay amount equivalent to that of the first logical circuit (105) for delaying the output signals of the second logical circuit (107). In this case, the output signals of the two biphase adjustment circuits (10) become the input signals of the biphase adjustment circuit (10) of the next stage. COPYRIGHT: (C)2007,JPO&INPIT
    • 要解决的问题：提供一种相位调整电路，用于补偿多个输入信号的相位并改善信号相位的单调增加。

      解决方案：相位调整电路配备有第n〜n个双相调节电路（10）。 每个双相调节电路（10）包括：用于计算输入的两个信号的逻辑或的第一逻辑电路（105） 用于计算逻辑与的第二逻辑电路（107） 具有等于​​第二逻辑电路（107）的信号延迟量的第一延迟电路（108），用于延迟第一逻辑电路（105）的输出信号; 以及具有与第一逻辑电路（105）相当的信号延迟量的第二延迟电路（106），用于延迟第二逻辑电路（107）的输出信号。 在这种情况下，两个双相调节电路（10）的输出信号成为下一级的双相调节电路（10）的输入信号。 版权所有（C）2007，JPO＆INPIT

    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 42. 发明专利
      JP2006319399A Pulse width modulation circuit and polyphase clock generating circuit 审中-公开
    • Pulse width modulation circuit and polyphase clock generating circuit
    • 脉冲宽度调制电路和多晶时钟发生电路
    • JP2006319399A
    • 2006-11-24
    • JP2005137041
    • 2005-05-10
    • Nec Electronics Corp , Necエレクトロニクス株式会社
    • HIRAI YOSHINORI
    • H03K5/135 , H03K5/00
    • H03K5/15013 , H03K7/08 , H03L7/0996 , H03L7/0998
    • PROBLEM TO BE SOLVED: To provide a pulse width modulation circuit capable of performing fine adjustment of a frequency, and to provide a polyphase clock generating circuit.
      SOLUTION: This pulse width modulation circuit is provided with a polyphase clock generating means for generating a polyphase clock signal, on the basis of a reference clock; and a pulse width modulation signal generating means for generating a pulse width modulation signal, on the basis of input data and the polyphase clock signal. In the pulse width modulation circuit, the polyphase clock generating means has a phase-locked loop circuit and selects an optional clock signal from among the polyphase signal and outputs the selected signal as a feedback clock to the phase-locked loop circuit. According to such a configuration, the clock frequency of the polyphase clock to be generated by the polyphase clock generating circuit can be changed, and fine adjustment of the clock frequency and pulse frequency can be performed.
      COPYRIGHT: (C)2007,JPO&INPIT
    • 要解决的问题：提供能够执行频率的微调和提供多相时钟发生电路的脉宽调制电路。 解决方案：该脉冲宽度调制电路具有多相时钟产生装置，用于根据参考时钟产生多相时钟信号; 以及脉宽调制信号发生装置，用于根据输入数据和多相时钟信号产生脉宽调制信号。 在脉宽调制电路中，多相时钟发生装置具有锁相环电路，并从多相信号中选择可选择的时钟信号，并将所选信号作为反馈时钟输出到锁相环电路。 根据这样的结构，能够改变由多相时钟生成电路生成的多相时钟的时钟频率，能够进行时钟频率和脉冲频率的微调。 版权所有（C）2007，JPO＆INPIT
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 45. 发明专利
      JPS59161914A Timing pulse generating circuit 失效
    • Timing pulse generating circuit
    • 定时脉冲发生电路
    • JPS59161914A
    • 1984-09-12
    • JP3696983
    • 1983-03-07
    • Nec Corp
    • SAKAMOTO KAZUO , MOTOHASHI HIROYUKI
    • H03K5/15
    • H03K5/15013
    • PURPOSE:To simplify greatly the constitution of a timing pulse generating circuit by using a serial-in/parallel-out shift register circuit and a JK flip-flop circuit and eliminating the need for a click signals of two phases. CONSTITUTION:The head output 01 of a parallel output pulse is produced from an asynchronous start signal 112 which is supplied to a serial-in/parallel-out shift register circuit 5. This head output is supplied to a JK flip-flop circuit 4. The output 402 given from a Q output terminal and the signal 112 are defined as two inputs IN1 and IN2 of the circuit 5 respectively, and an AND of these inputs is shifted by a clock signal 111. A cycle of the clock signal is defined as the pulse width, and a timing pulse 203 is obtained as a parallel output pulse that is obtained synchronously with the clock pulse.
    • 目的：通过使用串并入/并流输出移位寄存器电路和JK触发器电路，大大简化了定时脉冲发生电路的结构，并且无需两相点击信号。 构成：并行输出脉冲的磁头输出01由异步启动信号112产生，该异步起始信号被提供给串/输出移位寄存器电路5.该磁头输出被提供给JK触发器电路4。 从Q输出端子输出的输出402和信号112分别被定义为电路5的两个输入端IN1和IN2，这些输入端的“与”被移位了时钟信号111.时钟信号的周期定义为 获得脉冲宽度和定时脉冲203作为与时钟脉冲同步获得的并行输出脉冲。
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    • 46. 发明专利
      JP2013240220A Semiconductor integrated circuit and method of operating the same 有权
    • Semiconductor integrated circuit and method of operating the same
    • 半导体集成电路及其工作方法
    • JP2013240220A
    • 2013-11-28
    • JP2012112468
    • 2012-05-16
    • Renesas Electronics Corp , ルネサスエレクトロニクス株式会社
    • SHIMIZU TATEHISA , ASAI TOSHIO
    • H02N2/00
    • G05B19/408 , G05B15/02 , G05B2219/37479 , G06F9/30007 , G06F9/3001 , H02N2/14 , H02N2/16 , H03K5/15013 , H03K7/08
    • PROBLEM TO BE SOLVED: To reduce a computational throughput of a central processing unit or a storage capacity of a built-in memory required for timing adjustment of a pulse output signal.SOLUTION: A digital multiplication circuit 100 of a phase operation circuit 1A of a pulse generation circuit 1g generates a multiplication output signal from a phase angle change value in a phase adjustment data register 1B and a maximum value of count Nmax in a period data register 12, and a digital division circuit 101 generates a division output signal by dividing the multiplication output signal by a phase angle of 360° corresponding to one period. Digital addition/subtraction circuits 102, 103 execute addition/subtraction processes on the division output signal, and a rise setting value of count and a fall setting value of count in a rise setting register 10 and a fall setting register 11. The addition and subtraction generate a new rise setting value of count and a new fall setting value of count required for a phase lag and a phase lead corresponding to the phase angle change value.
    • 要解决的问题：减少中央处理单元的计算吞吐量或脉冲输出信号的定时调整所需的内置存储器的存储容量。解决方案：一个相位运算电路1A的数字乘法电路100， 脉冲产生电路1g根据周期数据寄存器12中的相位调整数据寄存器1B中的相位角变化值和最大值Nmax产生相乘输出信号，并且数字分频电路101通过将 相乘角度为360°的乘法输出信号对应于一个周期。 数字加减法电路102,103对分频输出信号进行加减运算，上升设定寄存器10和下降设定寄存器11的计数上升设定值和计数下降设定值。加减法 产生相位延迟所需的计数的新的上升设定值和对应于相位角变化值的相位导数的新的下降设定值。
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    • 49. 发明专利
      JP2011254448A Phase correction circuit 审中-公开
    • Phase correction circuit
    • 相位校正电路
    • JP2011254448A
    • 2011-12-15
    • JP2011035324
    • 2011-02-22
    • Hynix Semiconductor Inc , ハイニックス セミコンダクター インク
    • KANG DONG KIM
    • H04L7/02
    • H03K5/15013 , G11C7/222 , G11C11/4076 , H03K5/135 , H03K2005/00052
    • PROBLEM TO BE SOLVED: To provide a phase correction circuit capable of accurately correcting a phase difference between multi-phase signals to a target value.SOLUTION: The phase correction circuit includes a skew detection unit configured to generate first skew detection signals and second skew detection signals by comparing multi-phase signals with one another, a phase control signal generation unit configured to generate a plurality of phase control signals by combining the first skew detection signals with the second skew detection signals, and a phase adjustment unit configured to adjust the multi-phase signals by individually delaying the multi-phase signals by delay time corresponding to the plurality of the phase control signals.
    • 要解决的问题：提供能够将多相信号之间的相位差精确地校正为目标值的相位校正电路。 解决方案：相位校正电路包括：偏斜检测单元，被配置为通过将多相信号彼此进行比较来产生第一偏斜检测信号和第二偏斜检测信号;相位控制信号生成单元，被配置为产生多个相位控制 通过组合第一偏斜检测信号与第二偏斜检测信号的信号，以及相位调整单元，被配置为通过对与多个相位控制信号相对应的延迟时间单独延迟多相信号来调整多相信号。 版权所有（C）2012，JPO＆INPIT
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