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41. 发明专利

JPWO2004068591A1 半導体装置の製造方法及び加速度センサ有权
公开(公告)号：JPWO2004068591A1
公开(公告)日：2006-05-25
申请号：JP2004544185
申请日：2003-01-29
申请人：三菱電機株式会社
发明人：美香奥村 , 美香奥村 , 牧夫堀川 , 牧夫堀川 , 公敏佐藤 , 公敏佐藤
IPC分类号： H01L29/84 , B81B3/00 , G01P15/08 , G01P15/125 , H01L21/28
CPC分类号： B81C1/00095 , B81B2201/0235 , B81C2201/0109 , B81C2201/0159 , G01P15/0802 , G01P15/125 , H01L29/84
摘要：本発明は半導体基板、例えば加速度センサを搭載するシリコン基板と接続される電極を形成するに際し、フォトレジストが覆う段差を低減する技術を提供することを目的とする。そして上記目的を達成するために、犠牲層(4)や半導体膜(50)、固定電極(51)を形成する前に、電極(90)を形成するための開口(80)を形成する。よって厚いフォトレジストを必要としない。

42. 发明专利

JP2004519867A The method of manufacturing an electronic device 审中-公开
公开(公告)号：JP2004519867A
公开(公告)日：2004-07-02
申请号：JP2002581580
申请日：2002-04-10
申请人：コーニンクレッカフィリップスエレクトロニクスエヌヴィKoninklijke Philips Electronics N.V.
发明人：メリックニコラースジーエイチヴァン , テオドールジーエスエムライクス
IPC分类号： B81B3/00 , H01L21/768
CPC分类号： B81C1/00095 , H01L21/7682
摘要：本発明は、空気スペースによって相互に分離されているメタル領域を備える電子デバイスを製造する方法を提供する。当該方法において、メタル領域を設ける前に、第一の絶縁分離層、シード層、及び第二の絶縁分離層が設けられる。前記シード層及び前記第二の絶縁分離層は、前記メタル領域が設けられた後に除去されるのみである。前記方法は、有利なことに、多層相互接続構造の製造、及びマイクロエレクトロメカニカル素子の製造のために適用され得る。

45. 发明专利

JP2015166736A ビアコンタクトを備える構成素子およびその製造方法有权
标题翻译：通过接触的部件及其制造方法
公开(公告)号：JP2015166736A
公开(公告)日：2015-09-24
申请号：JP2015047450
申请日：2015-03-10
申请人：ローベルトボツシユゲゼルシヤフトミツトベシユレンクテルハフツング , ROBERT BOSCH GMBH
发明人：ユリアンゴンスカ , ローマンシュロッサー , イェンスフライ , ヘリベアトヴェーバー , エックハートグラーフ
IPC分类号： H01L29/84 , H01L21/768 , H01L23/522 , B81B7/02 , G01P15/08
CPC分类号： H01L23/481 , B81C1/00095 , H01L21/76837 , H01L23/04 , B81B2203/033 , B81B2207/095 , H01L2224/48463 , H01L2924/1461
摘要：【課題】電気的に信頼性が高く機械的に安定したビアコンタクトを備える構成素子を提供する。【解決手段】構成素子の機能性は導電性基板100上の層構造に実現されている。構成素子裏側へ案内されたビアコンタクト3が層構造内に実現された機能素子18を電気接続するために用いられる。このビアコンタクトは基板100内に接続領域を有し、この接続領域は基板の厚さ全体にわたって延在しており、同様に基板の厚さ全体にわたって延在するトレンチ状の絶縁フレーム2によって隣接する基板100に対して電気的に絶縁されている。トレンチ状の絶縁フレーム2には電気絶縁性のポリマー21が充填されている。【選択図】図2
摘要翻译：要解决的问题：为组件提供电气非常可靠和机械上非常稳定的通过触点。解决方案：部件的功能在导电基板100上的层结构中实现。通孔（垂直互连访问）触点3被引导到部件后侧用于与层结构中实现的功能元件18进行电接触。通孔触点包括在基板100中的连接区域。连接区域在整个基板厚度上延伸，并且通过同样在整个基板厚度上延伸的沟槽型绝缘框架2与邻接的基板100电绝缘。沟槽式绝缘框架2填充有电绝缘聚合物21。

46. 发明专利

JP2014067992A Semiconductor device manufacturing method 有权
标题翻译：半导体器件制造方法
公开(公告)号：JP2014067992A
公开(公告)日：2014-04-17
申请号：JP2013127545
申请日：2013-06-18
申请人： Denso Corp , 株式会社デンソー
发明人： KATSUMATA TAKU , YOKURA HISANORI
IPC分类号： H01L21/3205 , B81C1/00 , H01L21/02 , H01L21/768 , H01L23/522 , H01L25/065 , H01L25/07 , H01L25/18
CPC分类号： H01L21/76898 , B81C1/00095 , B81C1/00269 , B81C2203/0118 , B81C2203/0792 , H01L21/30604 , H01L21/308 , H01L21/31116 , H01L21/31144 , H01L2924/0002 , H01L2924/00
摘要： PROBLEM TO BE SOLVED: To require no support substrate, and prevent the occurrence of surface roughness and warpage before bonding the substrates with each other, and enable successful etching on a large level difference to form a through electrode structure.SOLUTION: A semiconductor device manufacturing method comprises forming a mask material 10 so as to form a bridge over a through hole 3a and forming a hole 10a in the mask material 10 at a position corresponding to the through hole 3a, and then forming a contact hole 5a in an insulation film 5 through the hole 10a. With this manufacturing method, even when there is a large level difference from a surface of a second semiconductor substrate 3 to a bottom of the through hole 3a, only the mask material 10 bridged over the through hole 3a is exposed in photolithography process and no photolithography for the large level difference is required. Accordingly, the hole 10a can be successfully formed in the mask material 10 and a contact hole 5a can be successfully formed by etching on a large level difference through the hole 10a by anisotropic dry etching.
摘要翻译：要解决的问题：不需要支撑基板，并且防止在将基板接合之前发生表面粗糙度和翘曲，并且能够在大的差异上成功蚀刻以形成通孔电极结构。解决方案：半导体器件制造方法包括形成掩模材料10以在通孔3a上形成桥，并且在对应于通孔3a的位置处在掩模材料10中形成孔10a，然后在绝缘膜5中形成接触孔5a 穿过孔10a。利用该制造方法，即使当从第二半导体衬底3的表面到通孔3a的底部存在较大的电平差时，仅在通孔3a上桥接的掩模材料10在光刻工艺中曝光，并且没有光刻因为需要大的差别。因此，可以在掩模材料10中成功地形成孔10a，并且可以通过各向异性干蚀刻通过孔10a以大的水平差进行蚀刻而成功地形成接触孔5a。

47. 发明专利

JP2013191847A Controlled area solder bonding for dies 审中-公开
标题翻译：控制区域焊接工具
公开(公告)号：JP2013191847A
公开(公告)日：2013-09-26
申请号：JP2013048932
申请日：2013-03-12
申请人： Honeywell Internatl Inc , ハネウェル・インターナショナル・インコーポレーテッド
发明人： ESKRIDGE MARK
IPC分类号： H01L21/52 , H01L21/60
CPC分类号： H01L24/83 , B81B7/0048 , B81C1/00095 , H01L24/29 , H01L24/32 , H01L2224/26175 , H01L2224/27013 , H01L2224/32014 , H01L2224/32055 , H01L2224/32225 , H01L2224/73204 , H01L2224/83101 , H01L2224/83136 , H01L2224/83192 , H01L2224/92125 , H01L2924/01322 , H01L2924/10253 , H01L2924/12042 , H01L2924/1461 , H01S5/02272 , H01L2924/0105 , H01L2924/01079 , H01L2924/01014 , H01L2924/01032 , H01L2224/16225 , H01L2924/00
摘要： PROBLEM TO BE SOLVED: To provide a method for solder bonding which accurately controls a bonding area, a thickness and a shape etc. to reduce die stress.SOLUTION: A method of fabricating a semiconductor comprises: forming a plurality of stud bumps in a pattern having a geometrical shape on a surface of a substrate, the pattern defining a periphery of a bonding area on the surface of the substrate 118; and placing a solder material 120 in the bonding area such that the solder material 120 is surrounded by the stud bumps 110. The solder material is heated to a temperature where the solder material begins to flow within the bonding area. A bonding surface of a die 130 is pressed onto the stud bumps with a sufficient pressure to crush the stud bumps to a predetermined extent such that the solder material substantially evenly spreads between the stud bumps within the bonding area. The solder material is then solidified to form a final solder area that conforms to the geometrical shape of the pattern of stud bumps.
摘要翻译：要解决的问题：提供一种用于焊接接合的方法，其精确地控制接合面积，厚度和形状等以减小模具应力。解决方案：制造半导体的方法包括：以图案形成多个柱状凸块在基板的表面上具有几何形状，该图案限定了基板118的表面上的接合区域的周边; 并且将焊料材料120放置在接合区域中，使得焊料材料120被柱形突起110包围。焊料材料被加热到焊料材料在接合区域内开始流动的温度。模具130的接合表面以足够的压力压在柱形凸块上，以将凸起凸起压碎到预定的程度，使得焊料材料基本上均匀地铺展在接合区域内的凸块凸块之间。然后将焊料材料固化以形成符合螺柱凸起图案的几何形状的最终焊料区域。

48. 发明专利

JP2012148342A Compression and cold weld sealing method and device 有权
标题翻译：压缩和冷焊密封方法和装置
公开(公告)号：JP2012148342A
公开(公告)日：2012-08-09
申请号：JP2012045363
申请日：2012-03-01
申请人： Microchips Inc , マイクロチップス・インコーポレーテッド
发明人： COPPETA JONATHAN R , SHELTON KURT , SHEPPARD NORMAN F JR , SNELL DOUGLAS B , SANTINI CATHERINE M B
IPC分类号： B23K20/00 , A61L31/00 , A61M37/00 , B23K1/00 , B23K1/14 , B81B7/02 , B81C3/00
CPC分类号： B81C1/00269 , A61K9/0097 , A61M5/14276 , A61M2205/0244 , A61M2207/00 , B23K20/02 , B33Y80/00 , B81B2201/06 , B81C1/00047 , B81C1/00095 , B81C2203/0109 , B81C2203/019 , B81C2203/038 , F16B4/004 , F16B5/08 , F16B11/004 , H01L23/10 , H01L23/3142 , H01L2224/05001 , H01L2224/05023 , H01L2224/051 , H01L2224/05568 , H01L2224/056 , H01L2224/16237 , H01L2224/81193 , H01L2924/01322 , H01L2924/10253 , H01L2924/1461 , Y10T403/477 , H01L2924/00 , H01L2924/00014
摘要： PROBLEM TO BE SOLVED: To provide compression cold welding methods for sealing parts together, joint structures, and hermetically sealed containment devices.SOLUTION: The method includes: providing a first substrate 12 having at least one first joint structure 16 which comprises a first joining surface 18, which surface comprises a first metal; providing a second substrate 14 having at least one second joint structure which comprises a second joining surface 22, which surface comprises a second metal; and compressing together the at least one first joint structure and the at least one second joint structure to locally deform and shear the joining surfaces at one or more interfaces in an amount effective to form a metal-to-metal bond between the first metal and second metal of the joining surfaces. Overlaps at the joining surfaces are effective to displace surface contaminants and facilitate intimate contact between the joining surfaces without heat input. Hermetically sealed devices can contain drug formulations, biosensors, or MEMS devices.
摘要翻译：要解决的问题：提供用于将部件密封在一起的压缩冷焊接方法，接头结构和密封的密封装置。解决方案：该方法包括：提供具有至少一个第一接头结构16的第一基底12，其包括第一接合表面18，该第一接合表面18包括第一金属; 提供具有至少一个第二接头结构的第二基底14，该第二接合结构包括第二接合表面22，该表面包括第二金属; 以及将所述至少一个第一接合结构和所述至少一个第二接头结构压在一起，以在一个或多个界面上局部变形和剪切所述接合表面，所述接合面有效地在所述第一金属和所述第二接头结构之间形成金属与金属之间的接合金属的接合面。在接合表面上的重叠有效地移动表面污染物并促进接合表面之间的紧密接触而不需要热量输入。密封装置可以包含药物制剂，生物传感器或MEMS装置。版权所有（C）2012，JPO＆INPIT

49. 发明专利

JP2011187901A Method of manufacturing semiconductor device 审中-公开
标题翻译：制造半导体器件的方法
公开(公告)号：JP2011187901A
公开(公告)日：2011-09-22
申请号：JP2010054718
申请日：2010-03-11
申请人： Canon Inc , キヤノン株式会社
发明人： KOTO MAKOTO
IPC分类号： H01L29/06 , B82B3/00 , H01L21/205 , H01L29/786
CPC分类号： H01L21/0262 , B81B2203/0361 , B81C1/00095 , B81C2201/0181 , B82Y10/00 , B82Y40/00 , G01N27/4146 , G01N27/4148 , H01L21/02373 , H01L21/02521 , H01L21/02639 , H01L21/02645 , H01L21/02653 , H01L29/0665 , H01L29/0676
摘要： PROBLEM TO BE SOLVED: To produce the length of a vertically formed nanowire at high reproducibility. SOLUTION: A method for manufacturing a semiconductor device includes a process for forming a first layer 102 on a substrate 101; a process for forming a stop layer 103, having a Young's modulus that is higher than that of the first layer 102 on the first layer 102; a process for forming a recess 108 so as to expose a part of the substrate 101, by respectively removing a part of the first layer 102 and a part of the stop layer 103; a growth process for making growth of a nanowire 107 which extends in a vertical direction with respect to the surface of the substrate 101 in the recess 108 so that the length of the nanowire 107 is larger than the sum of the thickness of the first layer 102 and the thickness of the stop layer 103; a process for forming a flattened layer 108, having film thickness larger than the sum and having Young's modulus lower than that of the stop layer 103 in the recess in which the nanowire 107 is made to grow; a process for removing the stop layer 103, up to the flattened layer 108 and exposing the nanowire 107 from the surface of the flattened layer 108; and a process for forming an electrode connected to the upper end of the nanowire 107. COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：以高再现性产生垂直形成的纳米线的长度。解决方案：一种用于制造半导体器件的方法包括在衬底101上形成第一层102的工艺; 形成具有高于第一层102上的第一层102的杨氏模量的阻挡层103的工艺; 通过分别去除第一层102的一部分和停止层103的一部分，形成凹部108以露出基板101的一部分的工艺; 用于使生长纳米线107的生长过程，其在凹槽108中相对于衬底101的表面在垂直方向上延伸，使得纳米线107的长度大于第一层102的厚度之和和停止层103的厚度; 形成平坦化层108的方法，其具有大于总和的膜厚度，并且在使纳米线107生长的凹部中的杨氏模量低于阻挡层103的杨氏模量; 去除停止层103直到平坦化层108并使纳米线107从平坦化层108的表面露出的工艺; 以及用于形成连接到纳米线107的上端的电极的工艺。版权所有（C）2011，JPO＆INPIT

50. 发明专利

JP2011501401A Semiconductor structure and a method of manufacturing the contact resistance is improved (semiconductor structure contact resistance is improved) 有权
公开(公告)号：JP2011501401A
公开(公告)日：2011-01-06
申请号：JP2010528336
申请日：2008-09-04
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation
发明人：スタンパー、アンソニー , ストレイン、ジェイ、ウィリアム , ドリス、ブルース , ラデンズ、カール、ジョン
IPC分类号： H01L21/768 , H01L21/28 , H01L21/336 , H01L29/417 , H01L29/78
CPC分类号： H01L21/28518 , B81B2207/07 , B81C1/00095 , B81C2201/0149 , H01L21/3086 , H01L21/76886 , H01L23/485 , H01L23/5226 , H01L29/41766 , H01L29/665 , H01L29/66636 , H01L2924/0002 , H01L2924/00
摘要：【課題】構造の接点抵抗を改善した、すなわち低下させた半導体構造を提供する。
【解決手段】自己組織化・ポリマー技術を用いて、半導体構造の導電性コンタクト領域に存在する材料内に少なくとも１つの配列されたナノサイズ・パターンを形成する。配列されたナノサイズ・パターンを有する材料は、相互接続構造または電界効果トランジスタの半導体ソースおよびドレイン領域の導電材料である。接点領域内に整列ナノサイズ・パターニング材料が存在することによって、以降の接点形成のための全領域（すなわち界面領域）が拡大し、これによって構造の接点抵抗が低下する。接点抵抗の低下により、構造を通る電流が改善する。上述のことに加えて、本発明の方法および構造では、接合領域が不変のままであるので、構造の接合容量は影響を受けない。
【選択図】図５

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