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31. 发明专利

JP2004111478A Nonvolatile semiconductor storage device and its manufacturing method 审中-公开
公开(公告)号：JP2004111478A
公开(公告)日：2004-04-08
申请号：JP2002268937
申请日：2002-09-13
申请人： Sharp Corp , シャープ株式会社
发明人： SUGITA YASUHIRO , YAMAUCHI YOSHIMITSU
IPC分类号： G11C16/02 , G11C16/04 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11519 , G11C16/0491 , H01L27/115 , H01L27/11521
摘要： PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor storage device which has a little miswriting by suppressing a flotation phenomenon in writing. SOLUTION: The nonvolatile semiconductor storage device comprises a plurality of memory cell groups which are formed in a matrix shape in XY directions on a semiconductor substrate, word lines WL which are formed to connect respective control gates of memory cells adjacent in the X direction, a plurality of subordinate bit lines SBL which are formed in the semiconductor substrate to connect drain areas or source areas of memory cells adjacent in the Y direction, and a plurality of main bit MBL lines which are formed in the Y direction above the word lines across an interlayer insulating film layer 8; and the main bit lines MBL which are connected to respective adjacent subordinate bit lines SBL form layers which are mutually different from one another across the interlayer insulating film layer 8 to reduce capacity formed between the main bit lines. COPYRIGHT: (C)2004,JPO

32. 发明专利

JP2004087679A Nonvolatile semiconductor storage device 有权
公开(公告)号：JP2004087679A
公开(公告)日：2004-03-18
申请号：JP2002245272
申请日：2002-08-26
申请人： Renesas Technology Corp , 株式会社ルネサステクノロジ
发明人： OISHI TSUKASA
IPC分类号： G11C16/06 , G11C7/18 , G11C16/04 , H01L21/8246 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/11568 , G11C7/18 , G11C16/0466 , G11C16/0491 , H01L27/115
摘要： PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor storage device which is improved in access speed while the drop of the manufacturing yield of the device is suppressed. SOLUTION: Bit lines 31a-31e formed of first metallic wiring layers and bit lines 32a-32d formed of second metallic wiring layers are provided as bit lines crossing word lines 20a-20d. The arranging pitches P of the bit lines 31a-31e and 32a-32d can be relieved by scattering the bit lines 31a-31e and 32a-32d in two layers by forming the lines 31a-31e and 32a-32d of the metallic wiring layers. Consequently, this nonvolatile semiconductor storage device which is improved in access speed while the drop of the manufacturing yield of the device is suppressed can be realized. COPYRIGHT: (C)2004,JPO

33. 发明专利

JP2003272398A Nonvolatile semiconductor memory device 有权
标题翻译：非易失性半导体存储器件
公开(公告)号：JP2003272398A
公开(公告)日：2003-09-26
申请号：JP2002074597
申请日：2002-03-18
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： KAMEI TERUHIKO , KANAI MASAHIRO
IPC分类号： G11C16/06 , G11C16/02 , G11C16/04 , G11C16/28 , G11C29/00 , G11C29/04 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： G11C29/846 , G11C16/0475 , G11C16/0491 , G11C16/28
摘要： PROBLEM TO BE SOLVED: To provide a nonvolatile semiconductor memory device having a redundant cell layout in which an access time is not increased without increasing the number of redundant cells being proportional to the number of simultaneous access bits. SOLUTION: This nonvolatile semiconductor memory device has a regular cell array 200 in which a plurality of twin memory cells 100 are arranged. The regular cell array has sector regions 210 of N pieces divided in the row direction. Each of the sector regions 210 of N pieces has first memory blocks 214 of (n) pieces divided in the row direction, one of them is a redundant memory block, the first memory blocks of (n-1) pieces correspond to input/output terminal I/O of (n-1) pieces. COPYRIGHT: (C)2003,JPO
摘要翻译：要解决的问题：提供一种具有冗余单元布局的非易失性半导体存储器件，其中访问时间不增加，而不增加与同时访问位数量成比例的冗余单元的数量。解决方案：该非易失性半导体存储器件具有排列有多个双存储单元100的规则单元阵列200。正规单元阵列具有沿行方向划分的N个的扇区区域210。 N个扇区区域210中的每一个具有沿行方向划分的（n）个部分的第一存储块214，其中一个是冗余存储块，（n-1）个第一存储块对应于输入/输出（n-1）个终端I / O。版权所有（C）2003，JPO

34. 发明专利

JP2003037191A Non-volatile semiconductor storage device 有权
标题翻译：非挥发性半导体存储器件
公开(公告)号：JP2003037191A
公开(公告)日：2003-02-07
申请号：JP2001221787
申请日：2001-07-23
申请人： Seiko Epson Corp , セイコーエプソン株式会社
发明人： KANAI MASAHIRO
IPC分类号： G11C16/02 , G11C16/04 , G11C16/06 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/115 , G11C16/0475 , G11C16/0491 , H01L29/7923
摘要： PROBLEM TO BE SOLVED: To provide a non-volatile semiconductor storage device capable of fast accessing when reading/writing while avoiding the program in a selected cell or the data in the cell which is not selected at erasing from disturbed. SOLUTION: The non-volatile semiconductor storage device comprises a memory cell 100 containing first and second MONOS memory cells, and a plurality of memory cell array regions. A control drive part comprises a plurality of control gate drivers. A plurality of selection switching elements 9 are provided at the common connection point between a plurality of main bit lines MBLs and a plurality of sub bit lines SBLs. The sub bit line SBL comprises a protruding part 140 at one end part. The protruding part 140 has a wide region which is wider than the sub bit line SBL in the region where the memory cells 100 are provided.
摘要翻译：要解决的问题：提供一种非易失性半导体存储装置，其能够在读取/写入时能够快速访问，同时避免所选择的单元中的程序或未被选择以消除干扰的单元中的数据。解决方案：非易失性半导体存储装置包括一个包含第一和第二MONOS存储单元的存储单元100以及多个存储单元阵列区域。控制驱动部分包括多个控制栅极驱动器。多个选择开关元件9设置在多个主位线MBL和多个子位线SBL之间的公共连接点。子位线SBL在一端部包括突出部140。突出部140具有比设置存储单元100的区域中的子位线SBL宽的宽的区域。

35. 发明专利

JPH11273392A Redundant method and device of non-volatile semiconductor memory 失效
标题翻译：非挥发性半导体存储器的冗余方法和装置
公开(公告)号：JPH11273392A
公开(公告)日：1999-10-08
申请号：JP7756098
申请日：1998-03-25
申请人： Sharp Corp , シャープ株式会社
发明人： HIRANO YASUAKI
IPC分类号： G11C16/04 , G11C16/06 , G11C29/04 , H01L27/115 , G11C29/00
CPC分类号： H01L27/115 , G11C16/0491
摘要： PROBLEM TO BE SOLVED: To obtain a method and a device for efficiently achieving redundancy of a virtual grounded flash memory. SOLUTION: Floating gate field-effect transistors are arranged in columns and rows to form an array, and a floating gate field-effect transistor is prepared, where at least the same number of floating gate field-effect transistors as the number of columns of the above array are connected to a row line for redundancy. When a defect is generated in the row line, the thresholds of all floating gate field-effect transistors of at least one row being connected to the defective row line are set to a higher state, and at the same time are connected to the same number of redundant row lines as the number of floating gate field-effect transistors with the high threshold.
摘要翻译：要解决的问题：获得有效实现虚拟接地闪存的冗余的方法和设备。解决方案：浮栅场效应晶体管以列和行排列形成阵列，并制备浮栅场效应晶体管，其中至少相同数量的浮置栅场效应晶体管为列数以上阵列连接到行线以进行冗余。当在行行中产生缺陷时，连接到有缺陷行线的至少一行的所有浮动栅极场效应晶体管的阈值被设置为较高的状态，并且同时连接到相同的数字的冗余行线作为具有高阈值的浮栅型场效应晶体管的数量。

36. 发明专利

JP2018530163A 積層水平アクティブストリップに配置され、垂直制御ゲートを有するマルチゲートNORフラッシュ薄膜トランジスタストリング审中-公开
公开(公告)号：JP2018530163A
公开(公告)日：2018-10-11
申请号：JP2018517296
申请日：2016-07-27
申请人：サンライズメモリーコーポレイション
发明人：ハラリ、エリ
IPC分类号： H01L27/11573 , H01L21/336 , H01L29/788 , H01L29/792 , H01L29/786 , H01L27/11582
CPC分类号： G11C16/3431 , G11C11/5628 , G11C11/5635 , G11C16/0416 , G11C16/0466 , G11C16/0483 , G11C16/0491 , G11C16/10 , G11C16/26 , G11C16/28 , G11C16/3427 , H01L21/28282 , H01L27/0688 , H01L27/11565 , H01L27/11573 , H01L27/11582 , H01L29/66833 , H01L29/7926 , H05K999/99
摘要：マルチゲートNORフラッシュ薄膜トランジスタ(TFT)ストリングアレイ(「マルチゲートNORストリングアレイ」)は、シリコン基板の表面に平行に延びる水平アクティブストリップのスタックとして組成され、各スタック内のTFTはアクティブストリップのスタックの一方又は両方の側壁に沿って設けられた垂直ローカルワードラインによって制御されている。各アクティブストリップは、2つの共有ソース間又はドレインレイヤー間に形成された少なくとも1つのチャネルレイヤーを含む。アクティブストリップのTFTにおけるデータ記憶は、アクティブストリップと、隣接するローカルワードラインによって提供される制御ゲートとの間に設けられた電荷−記憶素子によって提供される。各アクティブストリップは、アクティブストリップの一方又は両方の側が使用されているかどうかに従って、1つ又は2つのNORストリングに属するTFTを提供可能である。【選択図】図2I

37. 发明专利

JP2014507742A Memory devices incorporating a string of memory cells each having a string selection gate, and operation and forming method thereof 有权
公开(公告)号：JP2014507742A
公开(公告)日：2014-03-27
申请号：JP2013549470
申请日：2012-01-06
申请人：マイクロンテクノロジー, インク.
发明人：リゥ，ゼンタオ
IPC分类号： G11C16/04 , H01L21/336 , H01L21/8247 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： G11C16/0491 , G11C16/0483 , G11C16/16 , H01L27/11517 , H01L27/1157 , H01L27/11582 , H01L29/66825 , H01L29/7889 , H01L29/7926
摘要：ストリングの端部をデータ線およびソース線に同時に選択的に結合するように構成された、ストリング選択ゲートを有するメモリセルのストリング、このようなストリングを組み込むメモリデバイス、ならびにこのようなストリングにアクセスし形成するための方法が提供される。たとえば、直列接続された不揮発性メモリセルの垂直構造のＮＡＮＤストリングを利用する、不揮発性メモリデバイスが開示される。ストリングの各端部がストリングの他方の端部とストリング選択ゲートを共有する、２つ以上の直列接続された不揮発性メモリセルを含む、このような１つのストリングが開示される。
【選択図】図４Ｆ

38. 发明专利

JP5401016B2 Nor flash memory and a method for manufacturing 有权
公开(公告)号：JP5401016B2
公开(公告)日：2014-01-29
申请号：JP2007111429
申请日：2007-04-20
申请人：シリコンストーリッジテクノロージーインコーポレイテッドSilicon Storage Technology, Inc.
发明人：チェンボミー , トゥンタスードプラティープ , ツィアファンデァ
IPC分类号： H01L21/8247 , H01L21/336 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L29/7885 , G11C16/0425 , G11C16/0433 , G11C16/0491 , H01L27/115 , H01L27/11521 , H01L27/11524 , H01L29/42328
摘要： Semiconductor memory array and process of fabrication in which a plurality of bit line diffusions are formed in a substrate, and memory cells formed in pairs between the bit line diffusions, with each of the pairs of cells having first and second conductors adjacent to the bit line diffusions, floating gates beside the first and second conductors, an erase gate between the floating gates, and a source line diffusion in the substrate beneath the erase gate, and at least one additional conductor capacitively coupled to the floating gates. In some disclosed embodiments, the conductors adjacent to the bit line diffusions are word lines, and the additional conductors consist of either a pair of coupling gates which are coupled to respective ones of the floating gates or a single coupling gate which is coupled to both of the floating gates. In another embodiment, the conductors adjacent to the bit line diffusions are program lines, and the third conductors are word lines which extend in a direction perpendicular to the program lines and the diffusions.

39. 发明专利

JPWO2011111290A1 不揮発性半導体記憶装置审中-公开
公开(公告)号：JPWO2011111290A1
公开(公告)日：2013-06-27
申请号：JP2012504289
申请日：2011-01-24
申请人：パナソニック株式会社
发明人：中山　雅義 , 雅義中山 , 小野　貴史 , 貴史小野 , 礼司持田 , 礼司持田
IPC分类号： G11C16/06 , G11C16/04
CPC分类号： G11C16/0491 , G11C16/0408 , G11C16/0475 , G11C16/06 , G11C16/10
摘要：各不揮発性メモリセル(102)に接続されているビット線(104,105)は、選択トランジスタ(107,108)によってそれぞれ選択される。選択トランジスタ(107)のゲートを駆動する第1の駆動回路(115)は、第1の電圧スイッチ(120)によって電圧が切り替えて供給される一方、選択トランジスタ(108)のゲートを駆動する第2の駆動回路(116)は、第2の電圧スイッチ(121)によって電圧が切り替えて供給される。第1の駆動回路(115)を構成するトランジスタは、第2の駆動回路(116)を構成するトランジスタと、構造が異なっている。

40. 发明专利

JP5165836B2 A method of operating a memory device 有权
公开(公告)号：JP5165836B2
公开(公告)日：2013-03-21
申请号：JP2005163085
申请日：2005-06-02
申请人：旺宏電子股▲ふん▼有限公司
发明人：函庭呂
IPC分类号： H01L21/336 , H01L21/8247 , G11C16/04 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： G11C16/0475 , G11C16/0483 , G11C16/0491
摘要： A method of operating a memory device is disclosed, wherein the memory device includes an n-type substrate (202) and a plurality of memory cells formed thereon, each memory cell corresponding to a word line (218), a first bit line (204), and second bit line (206), and including a first bit portion and a second bit portion each for storing one bit of information. The method includes erasing a selected memory cell by applying a first negative bias to the word line of the selected memory cell and applying a ground bias to the first and second bit lines, and programming the first bit portion of the selected memory cell by applying a first positive bias to the word line of the selected memory cell, applying a second negative bias to the first bit line of the selected memory cell, and applying a ground bias to the second bit line of the selected memory cell.

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