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11. 发明专利

JP4227727B2 Overlay vernier method of forming a semiconductor element 有权
公开(公告)号：JP4227727B2
公开(公告)日：2009-02-18
申请号：JP2000380916
申请日：2000-12-14
申请人：株式会社ハイニックスセミコンダクターHynix Semiconductor Inc.
发明人：元澤權
IPC分类号： H01L21/027 , G03F1/38 , G03F1/42 , H01L21/301 , H01L21/66 , H01L23/544
CPC分类号： H01L23/544 , H01L2223/54453 , H01L2924/0002 , Y10S438/975 , H01L2924/00
摘要： The present invention discloses a method for forming an overlay vernier that can prevents deformation of the mother vernier. The method comprises the steps of: forming a planarization film on a wafer where a predetermined basic substructure has been formed; etching the planarization film to expose a predetermined region of a scribe line of the wafer where the overlay vernier will be formed; depositing a first polysilicon layer on the planarization film and the exposed wafer region; polishing the first polysilicon layer until the surface of the planarization film is exposed; forming an interlayer insulating film on the planarization film and the remained first polysilicon layer; etching the interlayer insulating film to expose a region of the first polysilicon layer where the mother vernier of the overlay vernier will be formed; depositing a second polysilicon layer on the interlayer insulating film and the exposed first polysilicon layer; and patterning the second polysilicon layer to form the mother vernier.

12. 发明专利

JP4053723B2 Method of manufacturing the exposure mask 有权
公开(公告)号：JP4053723B2
公开(公告)日：2008-02-27
申请号：JP2000294979
申请日：2000-09-27
申请人：株式会社東芝
发明人：帥現姜 , 巌東川
IPC分类号： G03F1/30 , G03F1/32 , G03F1/42 , G03F1/68 , G03F1/76 , G03F1/80 , G03F7/20 , G03F9/00
CPC分类号： G03F1/30 , G03F1/32 , G03F7/70283 , G03F7/70383 , G03F7/70466 , Y10S148/102 , Y10S438/975

13. 发明专利

JPWO2005076322A1 露光装置及びそれを用いた半導体装置の製造方法有权
公开(公告)号：JPWO2005076322A1
公开(公告)日：2008-02-21
申请号：JP2005517741
申请日：2005-02-04
申请人：好彦岡本 , 好彦岡本
发明人：好彦岡本 , 好彦岡本 , 正巳荻田 , 正巳荻田
IPC分类号： H01L21/027 , G03F1/14 , G03F7/20
CPC分类号： G03F1/62 , G03F1/48 , G03F7/70308 , G03F7/706 , G03F7/70983 , Y10S438/975 , Y10S438/976
摘要：集積回路パターンを形成したマスクと縮小投影露光装置により、露光光の波長の半分より微細な寸法の回路パターンを精度よく半導体ウエハ面に転写する。集積回路マスクのパターン面に透明媒質のマスクカバーを設けて、縮小投影露光の収差を抑制した超解像露光と、平坦化処理した半導体ウエハのフォトレジスト面に透明媒質のウエハカバーを設けた光縮小投影レンズ系の実質的開口数の増加手法の相乗効果により、半導体ウエハ上への回路パターンの転写精度の向上を図る。

14. 发明专利

JP2007534144A Production of nanoscale and atomic scale devices 有权
公开(公告)号：JP2007534144A
公开(公告)日：2007-11-22
申请号：JP2006523489
申请日：2004-08-20
申请人：クコーピーティーワイリミテッド
发明人：ラーズオバーベック , ネイルジョナサンカーソン , ケーイージョンソンゴー , ミシェルイボンヌサイモンズ , アレキサンダールドルフハミルトン , トビーハラム , ロルフブレナー , ムラデンマイティック , フランクジェイレス
IPC分类号： H01L21/027 , B82B1/00 , B82B3/00 , H01L21/22 , H01L21/335 , H01L23/544 , H01L29/06
CPC分类号： H01L23/544 , B82Y10/00 , B82Y30/00 , G01Q80/00 , H01L29/66439 , H01L2223/54426 , H01L2223/54453 , H01L2924/0002 , Y10S438/975 , H01L2924/00
摘要：本発明は、ナノスケール及び原子スケールの装置の製作に関する。本方法は、一つ以上の登録マーカを生成することを含む。ＳＥＭ又は光学顕微鏡を用いて、登録マーカ及び走査型トンネル顕微鏡（ＳＴＭ）のチップのイメージを形成する。該イメージを用いて、ＳＴＭチップの位置決め及び再位置決めを行い、装置構造をパターニングする。該装置のアクティブ領域を形成してそれを、一つ以上の登録マーカが依然として見えるようにカプセル化し、表面電極を正確に位置決め出来るようにする。本方法は、量子ワイヤ、単一電子トランジスタ、アレイ又はゲート領域を含む多様な装置構造を形成するために使用することが出来る。本方法は、ＳＴＭであとの層をパターニングしてその間をカプセル化することで３Ｄ装置を製造するのにも使用することが出来る。

15. 发明专利

JP2007103472A Semiconductor integrated circuit device and its manufacturing method 有权
标题翻译：半导体集成电路设备及其制造方法
公开(公告)号：JP2007103472A
公开(公告)日：2007-04-19
申请号：JP2005288567
申请日：2005-09-30
申请人： Toshiba Corp , 株式会社東芝
发明人： KOYAMA HARUHIKO , NOGUCHI MITSUHIRO , KAJIMOTO SANETOSHI
IPC分类号： H01L27/08 , H01L21/027 , H01L21/82 , H01L21/8247 , H01L27/10 , H01L27/115 , H01L29/788 , H01L29/792
CPC分类号： H01L27/115 , H01L27/11521 , H01L27/11524 , Y10S438/942 , Y10S438/975
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device which can be suppressed in the increase of manufacturing cost, and also to provide its manufacturing method.
SOLUTION: On a semiconductor substrate 1, a first film 18 is formed which includes a first opening 27 and a second opening corresponding to a first well formation region 3. A dopant 20 for the first well is introduced into the substrate 1 via the first opening 27 and the second opening. With the first opening 27 as an alignment mark, at least a third opening 102 corresponding to a second well formation region 4 is formed in the first film 18. Then, a dopant 22 for the second well is introduced into the substrate 1 at least via the third opening 102.
COPYRIGHT: (C)2007,JPO&INPIT
摘要翻译：要解决的问题：提供可以在制造成本的增加中抑制的半导体集成电路器件，以及提供其制造方法。解决方案：在半导体衬底1上，形成第一膜18，其包括对应于第一阱形成区域3的第一开口27和第二开口。用于第一阱的掺杂剂20通过第一开口27和第二开口。利用第一开口27作为对准标记，在第一膜18中形成有至少第二开孔102对应于第二阱形成区域4.然后，将第二阱的掺杂剂22至少通过第三次开幕102.版权所有（C）2007，JPO＆INPIT

16. 发明专利

JP3884934B2 Pattern formation method of a semiconductor device 有权
公开(公告)号：JP3884934B2
公开(公告)日：2007-02-21
申请号：JP2001287009
申请日：2001-09-20
申请人：三星電子株式会社Samsung Electronics Co.,Ltd.
发明人：大 ▲よう▼ 李 , 庭佑李 , 昔柱李 , 恵 ▲しゅう▼ 申
IPC分类号： G03F7/26 , H01L21/027 , G03F7/20 , H01L21/302 , H01L21/3065 , H01L21/3213
CPC分类号： H01L21/32139 , Y10S438/975

18. 发明专利

JP4749537B2 Method of forming an alignment feature a multi-layer semiconductor structure or a multi-layer semiconductor structure on 有权
公开(公告)号：JP4749537B2
公开(公告)日：2011-08-17
申请号：JP2000372411
申请日：2000-12-07
申请人：アルカテル−ルーセントユーエスエーインコーポレーテッド
发明人：シー．キジリアリイシック , マクエルロイボウリンディビッド , ラヤディネイス , ムクルチアンメイシス , コンウェイファロウレジナルド
IPC分类号： G03F7/20 , H01L21/027 , G03F9/00 , H01J37/304 , H01J37/305 , H01L23/544
CPC分类号： H01J37/3045 , H01L23/544 , H01L2223/54426 , H01L2223/54453 , H01L2924/0002 , Y10S430/143 , Y10S438/975 , H01L2924/00
摘要： A method of forming a multi-layered semiconductor structure having an alignment feature for aligning a lithography mask and that may be used in connection with a SCALPEL tool. The present invention is particularly well-suited for sub-micron CMOS technology devices and circuits, but is not limited thereto. The present invention advantageously permits use of an electron beam source for both alignment and exposure of a lithography mask on a semiconductor wafer. The present invention also advantageously enables the formation of an alignment feature early (i.e., zero-level) in the semiconductor device fabrication process.

19. 发明专利

JP4598047B2 A method of manufacturing a semiconductor device 有权
公开(公告)号：JP4598047B2
公开(公告)日：2010-12-15
申请号：JP2007305510
申请日：2007-11-27
申请人： Okiセミコンダクタ宮城株式会社 , Okiセミコンダクタ株式会社
发明人：勝雄大島 , ▲匡▼ 成田
IPC分类号： H01L21/76
CPC分类号： H01L21/76224 , H01L21/823481 , Y10S438/975

20. 发明专利

JP2010135837A Stacking device and method for stacking integrated circuit elements 有权
标题翻译：用于堆叠集成电路元件的堆叠设备和方法
公开(公告)号：JP2010135837A
公开(公告)日：2010-06-17
申请号：JP2010035334
申请日：2010-02-19
申请人： Nikon Corp , 株式会社ニコン
发明人： OKAMOTO KAZUYA
IPC分类号： H01L21/50 , H01L21/00 , H01L21/98 , H01L25/065 , H01L25/07 , H01L25/18
CPC分类号： H01L21/68 , H01L21/67253 , H01L21/67259 , H01L25/0657 , H01L25/50 , H01L2924/0002 , Y10S438/975 , H01L2924/00
摘要： PROBLEM TO BE SOLVED: To improve yield of manufacturing a stacked chip made by stacking wafers having a plurality of chips formed with a circuit pattern or a group of chips comprising a continuum of a plurality of chips. SOLUTION: A stacking device 1 stacking chip assemblies in which a circuit pattern and electrodes are formed and a plurality of chips are connected includes: a plurality of stages 11a on which the chip assemblies are mounted and which are independently and arbitrarily movable; a storage means for storing a predicted amount of variation of the position of the electrodes of each chip in the chip assemblies respectively mounted on the plurality of stages caused by heating the chip assemblies when stacked; and a control means for setting the position of the plurality of stages when stacking based on the predicted amount of variation of the electrode position of each chip from the storage means and position information of each chip formed on the chip assemblies to control at least one of the plurality of stages. COPYRIGHT: (C)2010,JPO&INPIT
摘要翻译：要解决的问题：为了提高通过堆叠具有形成有多个芯片的芯片而制成的堆叠芯片的产量，所述芯片形成有电路图案或包括多个芯片的连续体的一组芯片。解决方案：堆叠装置1堆叠芯片组件，其中电路图案和电极形成并且多个芯片连接包括：多个级11a，其上安装有芯片组件并且可独立且任意地移动; 存储装置，用于存储当堆叠时通过加热芯片组件而分别安装在多个级上的芯片组件中的每个芯片的电极的位置的变化的预测量; 以及控制装置，用于基于来自存储装置的每个芯片的电极位置的预测变化量和在芯片组件上形成的每个芯片的位置信息来设置堆叠时的多个阶段的位置，以控制至少一个多个阶段。版权所有（C）2010，JPO＆INPIT

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