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11. 发明专利

JP3729965B2 Buffer circuit 失效
公开(公告)号：JP3729965B2
公开(公告)日：2005-12-21
申请号：JP4821397
申请日：1997-03-03
申请人：株式会社ルネサステクノロジ
发明人：文樹佐藤 , 紘一藤田
IPC分类号： G11C11/417 , G11C19/00 , H03K3/037 , H03K3/356 , H03K19/0175
CPC分类号： H03K3/356191

12. 发明专利

JP2005528032A Clocked comparator circuit 审中-公开
公开(公告)号：JP2005528032A
公开(公告)日：2005-09-15
申请号：JP2004507136
申请日：2003-05-21
申请人：コーニンクレッカフィリップスエレクトロニクスエヌヴィKoninklijke Philips Electronics N.V.
发明人：ジョン、ビー．ヒューズ
IPC分类号： H03M1/14 , H03K3/356 , H03K5/08 , H03M1/44
CPC分类号： H03K3/356191 , H03K3/356156
摘要：コンパレータ（１００）は、再生回路（３０）内で入力信号を比較する。スイッチ（５２，５４）は、再生が開始された後であって且つ再生回路内の大きな電圧スイングが元の信号源に伝わって信号源に悪影響を及ぼし或いはクロストークにより隣接する回路に悪影響を及ぼす程度に再生が達する前に、信号入力部（１０，２０）を分離する。随意的に、制御回路を介して、信号源を分離する瞬間は、再生の度合いによって決めることができ、例えば所定の再生の度合いによって決めることができる。コンパレータは、アナログデジタル変換器等の電子デバイス内に組み込まれても良い。

13. 发明专利

KR102232554B1 KR102232554B1 - Level shifter 有权
公开(公告)号：KR102232554B1
公开(公告)日：2021-03-30
申请号：KR1020190087813A
申请日：2019-07-19
申请人： 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
发明人： 치엔-유안 첸 , 하우-타이 시에 , 쳉 흥 리 , 흥-젠 리아오
IPC分类号： G11C11/413 , G11C11/412 , H03K3/356
CPC分类号： H03K19/018507 , H03K3/356191 , G11C11/413 , H03K3/356156 , G11C11/412 , G11C11/417 , G11C11/5621 , G11C7/1084 , G11C7/1087 , H03K17/6871 , H03K19/018521 , H03K19/018557 , H03K3/356104
摘要： 레벨 시프터(level shifter)는 제1 전압 도메인의 입력 신호를 수신하고 제2 전압 도메인의 출력 신호를 출력하도록 구성된다. 입력 단자는 제1 전압 도메인의 입력 신호를 수신하도록 구성된다. 제1 감지 회로는 제1 전압 도메인으로부터 제2 전압 도메인으로 입력 신호를 시프트하도록 구성되고, 제2 감지 회로는 제1 전압 도메인으로부터 제2 전압 도메인으로 입력 신호를 시프트하도록 구성된다. 인에이블 회로는 인에이블 신호(enable signal)에 대한 응답으로, 각각의 제1 출력 단자 및 제2 출력 단자에서 제1 출력 신호 및 제2 출력 신호의 전압 레벨을 등화(equalize)하도록 구성된다. 제1 및 제2 감지 회로는 인에이블 신호 및 입력 신호에 응답하여 제1 및 제2 출력 단자에서 제2 전압 도메인의 상보적인 출력 신호를 출력하도록 구성된다.

14. 发明专利

JP2016032159A 受信回路有权
标题翻译：接收电路
公开(公告)号：JP2016032159A
公开(公告)日：2016-03-07
申请号：JP2014152942
申请日：2014-07-28
申请人：株式会社ソシオネクスト
发明人：森内恒彦 , 大澤宏充
IPC分类号： H03K5/08
CPC分类号： H03K3/012 , H03K3/356139 , H03K3/356191 , H03K5/2481 , H03K5/249
摘要：【課題】消費電力を低減すること。【解決手段】第1増幅回路12は、差動入力信号DLIP,DLINをゲート端子に受ける一対の入力トランジスタTP11,TP12を有し、入力トランジスタTP11,TP12のドレイン端子は、抵抗R11,R12、トランジスタTN11,TN12を介して配線VSSに接続されている。第2増幅回路13は、差動入力信号DLIP,DLINをゲート端子における一対の入力トランジスタTN21,TN22を有している。入力トランジスタTN21,TN22のドレイン端子と配線VDDの間にはラッチ回路14が接続されている。入力トランジスタTN21,TN22には並列にトランジスタTN26,TN27が接続されている。トランジスタTN26,TN27のゲート端子は、第1増幅回路12の出力ノードN11,N12に接続されている。【選択図】図1
摘要翻译：要解决的问题：降低功耗。解决方案：第一放大器电路12具有在栅极端接收差分输入信号DLIP，DLIN和输入晶体管TP11，TP12的漏极端子的一对输入晶体管TP11，TP12 经由电阻器R11，R12和晶体管TN11，TN12与布线VSS连接。第二放大器电路13具有在栅极端接收差分输入信号DLIP，DLIN的一对输入晶体管TP21，TP22。在输入晶体管TP21，TP22和布线VDD的漏极端子之间连接有锁存电路14。晶体管TN26，TN27与输入晶体管TP21，TP22并联连接。晶体管TN26，TN27的栅极端子与第一放大器电路12的输出节点N11，N12连接。选择的图示：图1

15. 发明专利

JP5457727B2 Semiconductor integrated circuit device 有权
公开(公告)号：JP5457727B2
公开(公告)日：2014-04-02
申请号：JP2009139452
申请日：2009-06-10
申请人：株式会社東芝
发明人：チェンコンテー , 浩幸原
IPC分类号： H03K3/356 , H01L21/822 , H01L27/04 , H03K5/13 , H03K19/0175 , H03K19/096
CPC分类号： H03K3/356191

16. 发明专利

JP5086660B2 Logic circuit 有权
公开(公告)号：JP5086660B2
公开(公告)日：2012-11-28
申请号：JP2007047407
申请日：2007-02-27
申请人：株式会社日立製作所
发明人：文夫結城 , 寛樹山下 , 正義柳生 , 幸二福田
IPC分类号： H03K3/356 , H03F3/34 , H03F3/45 , H03K3/3562
CPC分类号： H03K3/356191 , H03K3/356139 , H03K3/3562 , H03M9/00

17. 发明专利

JP4075777B2 Comparator circuit 有权
公开(公告)号：JP4075777B2
公开(公告)日：2008-04-16
申请号：JP2003389484
申请日：2003-11-19
申请人：沖電気工業株式会社
发明人：茂満堀川 , 武若松
IPC分类号： H03K5/08 , G01R19/00 , G11C7/00 , H03D1/00 , H03K3/356 , H03K5/24
CPC分类号： H03K5/2481 , H03K3/35613 , H03K3/356191 , H03K5/249

18. 发明专利

JP2003273938A Receiver circuit of semiconductor integrated circuit 有权
标题翻译：半导体集成电路接收电路
公开(公告)号：JP2003273938A
公开(公告)日：2003-09-26
申请号：JP2003004749
申请日：2003-01-10
申请人： Samsung Electronics Co Ltd , 三星電子株式会社
发明人： YOO CHANG SIK , MOON BYONG-MO , SONG HO-YOUNG
IPC分类号： H03F3/45 , G11C11/409 , H03F1/26 , H03F3/68 , H03K3/356 , H04L25/02
CPC分类号： H03K3/356191 , H03K3/356121
摘要： PROBLEM TO BE SOLVED: To provide a receiver circuit of a semiconductor integrated circuit with high data detection accuracy.
SOLUTION: The receiver circuit reduces kick-back noises due to coupling capacitance from a pair of differential input transistors when a clock signal rises up to a high level by connecting the drain nodes of the pair of differential input transistors which respond to a reference voltage and a data signal, respectively, while the signal is at a low level, to a ground voltage.
COPYRIGHT: (C)2003,JPO
摘要翻译：要解决的问题：提供具有高数据检测精度的半导体集成电路的接收机电路。解决方案：当时钟信号通过连接一对差分输入晶体管的漏极节点上升到高电平时，接收器电路会减少由于一对差分输入晶体管的耦合电容引起的反冲噪声，参考电压和数据信号分别在信号处于低电平时达到接地电压。版权所有（C）2003，JPO

19. 发明专利

JP2016105590A 論理回路、および論理回路を有する半導体装置审中-公开
标题翻译：具有相同功能的逻辑电路和半导体器件
公开(公告)号：JP2016105590A
公开(公告)日：2016-06-09
申请号：JP2015227220
申请日：2015-11-20
申请人：株式会社半導体エネルギー研究所
发明人：前橋幸男 , 上杉航
IPC分类号： H03K3/356
CPC分类号： H03K19/0013 , G11C11/24 , G11C11/34 , G11C19/184 , G11C19/28 , H03K19/01855 , H03K19/173 , H03K19/177 , H03K3/012 , H03K3/356008 , H03K3/356104 , H03K3/356139 , H03K3/356156 , H03K3/356173 , H03K3/356191 , H03K3/35625 , G11C14/0054 , G11C5/141 , G11C5/148 , G11C7/222
摘要：【課題】電源遮断状態でも状態の保持が可能な論理回路を提供する。【解決手段】論理回路は、第1回路、一対の保持回路、および第2回路を有する。一対の保持回路は、それぞれ、電気的に直列に接続された2個のスイッチ、ならびに、これらの接続部に電気的に接続されている容量素子を有する。2個のスイッチはそれぞれ酸化物半導体トランジスタで構成される。第1回路は1の入力データから相補データを生成する機能を有する。一対の保持回路によって相補データが保持される。第2回路は、一対の保持回路が保持する相補データを増幅する機能を有する。【選択図】図1
摘要翻译：要解决的问题：提供即使在断电状态下也可以保持状态的逻辑电路。解决方案：逻辑电路包括第一电路，一对保持电路和第二电路。该对保持电路分别包括串联电连接的两个开关和电连接到开关的连接部分的电容元件。两个开关分别由氧化物半导体晶体管构成。第一电路具有从一个输入数据产生互补数据的功能。该对保持电路保持补充数据。第二电路具有放大由一对保持电路保持的互补数据的功能。图1：

20. 发明专利

JP4167905B2 Receiver circuit of the semiconductor integrated circuit 有权
公开(公告)号：JP4167905B2
公开(公告)日：2008-10-22
申请号：JP2003004749
申请日：2003-01-10
申请人：三星電子株式会社Samsung Electronics Co.,Ltd.
发明人：兪昌植 , 宋鎬永 , 文炳模
IPC分类号： H03F3/45 , H04L25/02 , G11C11/409 , G11C11/4093 , H03F1/26 , H03F3/68 , H03K3/356
CPC分类号： H03K3/356191 , H03K3/356121

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