专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

11. 发明专利

JP2012089912A Counter circuit and solid state imaging device 有权
标题翻译：计数器电路和固态成像装置
公开(公告)号：JP2012089912A
公开(公告)日：2012-05-10
申请号：JP2010232346
申请日：2010-10-15
申请人： Toshiba Corp , 株式会社東芝
发明人： HITSU KAZUKI
IPC分类号： H03K21/02 , H01L27/146 , H04N5/378
CPC分类号： H03K21/026 , H03K21/16
摘要： PROBLEM TO BE SOLVED: To reduce the current consumption of a counter circuit while keeping the speed of counter operation intact.SOLUTION: In each counter circuit CU, starts and stops of counting actions on S clocks CK-CKare sequentially propagated, so that in the process of the counting action on the clock CK, the counting actions on the clocks CK-CK, CK-CKare stopped.
摘要翻译：要解决的问题：减少计数器电路的电流消耗，同时保持计数器运行速度不变。
解决方案：在每个计数器电路CU中，S时钟上的计数动作的开始和停止CK 1 -CK s 顺序传播，使得在时钟CK n 上的计数动作的处理中，对时钟CK 1 -CK n-1 ，CK n + 1 -CK s 停止。版权所有（C）2012，JPO＆INPIT

12. 发明专利

JPS59176891A Method and apparatus for correcting output signal from digital converter for measuring physical quantity 失效
标题翻译：用于校正数字转换器输出信号的方法和装置，用于测量物理量
公开(公告)号：JPS59176891A
公开(公告)日：1984-10-06
申请号：JP12173783
申请日：1983-07-06
申请人： Griverus Tor L B
发明人： GURIIBERUSU TOORU RENNAATO BER
IPC分类号： G08C13/00 , G01D3/02 , G01D3/024 , G01D5/248 , G01F1/12 , G01F15/00 , G01F15/02 , G01R15/00 , G08C25/00 , H03K21/02
CPC分类号： G01D3/02 , G01D5/248 , G01F1/125 , G01F15/024 , H03K21/026

13. 发明专利

JP2017204019A 半導体集積回路审中-公开
公开(公告)号：JP2017204019A
公开(公告)日：2017-11-16
申请号：JP2016093696
申请日：2016-05-09
申请人：ルネサスエレクトロニクス株式会社
发明人：神▲崎▼ 照明
IPC分类号： G06F1/04 , H01L21/822 , H01L27/04 , G06F1/32
CPC分类号： H03K3/012 , G05F1/56 , G11C8/10 , H03K21/026 , H03K2005/00078
摘要：【課題】内部クロックの周波数設定が動的に変更可能なLSIにおいて、大規模な回路を搭載することなく、内部回路の動作モードを内部クロック周波数に応じて変更するための、プログラム上の負担を軽減する。【解決手段】供給されるパラメータに応じてクロック源から内部クロックを生成する内部クロック生成回路と、クロック源の周波数情報を格納するレジスタと、前記パラメータを格納するレジスタと、複数の動作モードを有する内部回路とを備えるLSIにおいて、レジスタから供給される周波数情報とパラメータとに対応づけて内部回路の動作モードを制御するテーブル回路を備える。【選択図】図1

14. 发明专利

JP6158449B1 電圧ノイズを低減するためのクロックスワローデバイス有权
公开(公告)号：JP6158449B1
公开(公告)日：2017-07-05
申请号：JP2016571242
申请日：2015-05-18
申请人：クゥアルコム・インコーポレイテッド , QUALCOMM INCORPORATED
发明人：コーッツ、ライアン・マイケル , パル、ディプティ・ランジャン
IPC分类号： G06F1/08 , H03K5/00 , G06F1/04
CPC分类号： G06F1/08 , G06F1/206 , G06F1/324 , H03K23/662 , H03L1/022 , H03K21/026 , Y02D10/126 , Y02D10/16
摘要：クロック信号内のパルスを選択的にスワローすることによりクロック信号の周波数を制御するためのシステムおよび方法。一実施形態において、クロック信号の周波数を調整するための方法はクロック信号を受信することと、反復クロックスワローパターンに従って、クロック信号内のパルスをスワローすることとを備える、ここにおいて、前記パターンは数列により定義される。【選択図】図4

15. 发明专利

JP2016504896A 機械的仕事を電気エネルギーに変換するためのアセンブリ及びそれを備える計数装置审中-公开
标题翻译：组件，并且包括用于将机械功转化为电能同一计数设备
公开(公告)号：JP2016504896A
公开(公告)日：2016-02-12
申请号：JP2015541233
申请日：2013-11-08
申请人：ジョンソンマッセイキャタリスツ (ジャーマニー) ゲゼルシャフトミットベシュレンクテルハフツングJohnson Matthey Catalysts (Germany) GmbH , ジョンソンマッセイキャタリスツ (ジャーマニー) ゲゼルシャフトミットベシュレンクテルハフツングJohnson Matthey Catalysts (Germany) GmbH
发明人：シュテファンクルンプ， , シュテファンクルンプ， , マルティンリュッテル， , マルティンリュッテル， , デアリンデン，クラウスファン , デアリンデン，クラウスファン
IPC分类号： H02N2/18 , G06M3/00 , H01L41/047 , H01L41/113
CPC分类号： H02N2/18 , G06M1/108 , H01L41/1134 , H03K21/026 , H03K21/18 , H03K21/406
摘要：ストリップ形状の支持体(20)と、それに取り付けられた少なくとも一つの圧電層(22)とを有するベンディングトランスデューサ(12)を備える、機械的仕事を電気エネルギーに変換するためのアセンブリ(10)であって、ストリップ形状の支持体(20)が両端(30)で据え付けられ、作動メカニズム(8、30)が作動するとき、機械的な力が支持体の長手方向(26)に支持体(20)に働き、ベンディングトランスデューサ(12)の弧状の曲げをもたらし、それにより電気エネルギーの発生をもたらすように、作動メカニズム(8、30)が提供される。アセンブリは計数装置に電気エネルギーを供給するために用いられることができる。【選択図】図2
摘要翻译：支撑带的形状（20），设置有具有至少一个压电层和连接到其上（22）上的弯曲换能器（12），满足组件（10），用于将机械功转化为电能碲，安装在两端部（30），当操作所述致动机构（8,30），当支撑板形（20），机械力支撑在支撑件的纵向方向（26）（20）作用于，它导致了圆弧状的弯曲换能器（12）的弯曲，从而提供电能的产生，致动机构（8,30）被设置。组件可被用于提供电能给所述计数装置。 .The

16. 发明专利

JP5455860B2 Counter circuit and a solid-state imaging device 有权
公开(公告)号：JP5455860B2
公开(公告)日：2014-03-26
申请号：JP2010232346
申请日：2010-10-15
申请人：株式会社東芝
发明人：和樹比津
IPC分类号： H03K21/02 , H01L27/146 , H04N5/378
CPC分类号： H03K21/026 , H03K21/16

17. 发明专利

JP2013046268A Clock frequency division device 审中-公开
标题翻译：时钟频段设备
公开(公告)号：JP2013046268A
公开(公告)日：2013-03-04
申请号：JP2011183250
申请日：2011-08-25
申请人： Sanyo Electric Co Ltd , 三洋電機株式会社
发明人： IDE HIROYUKI
IPC分类号： H03K21/00 , G06F1/04 , H03K5/00
CPC分类号： H03K21/026 , H03K21/12
摘要： PROBLEM TO BE SOLVED: To match frequency division action start timings of a plurality of frequency division circuits under loose constraint conditions.SOLUTION: A gate signal generation circuit 14 receives at an input point F a reset signal to be input into reset signal input points B and C of frequency division circuits 11 and 12, and outputs as a gate signal a signal delayed from the reset signal at the input point F by several clock cycles. A gate circuit 13 determines whether or not to output a source clock input thereinto from an output point h in accordance with the gate signal. The source clock output from the output point h is input as a gated clock into clock input points b and c of the frequency division circuits 11 and 12. The reset signal is delayed for gate signal generation and gate circuit control such that the source clock (gated clock) is input into the input points b and c after the reset signal to the input points B and C cancels resetting of the frequency division circuits to permit frequency division actions of the frequency division circuits.
摘要翻译：要解决的问题：在松散约束条件下匹配多个分频电路的分频动作开始定时。解决方案：门信号产生电路14在输入点F接收要输入到分频电路11和12的复位信号输入点B和C的复位信号，并作为门信号输出延迟从复位信号在输入点F几个时钟周期。门电路13根据门信号确定是否从输出点h输入其源输入时钟。从输出点h输出的源时钟作为门控时钟输入到分频电路11和12的时钟输入点b和c中。复位信号被延迟用于门信号产生和门电路控制，使得源时钟（门控时钟）输入到输入点b和c之后，输入点B和C的复位信号取消分频电路的复位，以允许分频电路的分频动作。版权所有（C）2013，JPO＆INPIT

18. 发明专利

JP2012014497A Clock frequency dividing circuit 有权
标题翻译：时钟分频电路
公开(公告)号：JP2012014497A
公开(公告)日：2012-01-19
申请号：JP2010150929
申请日：2010-07-01
申请人： Fujitsu Semiconductor Ltd , 富士通セミコンダクター株式会社
发明人： KUME TAKAYUKI
IPC分类号： G06F1/08 , H03K21/00
CPC分类号： G06F1/08 , H03K21/026 , H03K23/667
摘要： PROBLEM TO BE SOLVED: To improve the performance of a system carrying a clock frequency dividing circuit by simultaneously switching a frequency dividing ratio of multiple clocks.SOLUTION: A clock frequency dividing circuit comprises: multiple frequency dividers capable of setting a frequency dividing ratio of clock externally; a preset register group; and a selector. The preset register group stores a frequency dividing ratio to be set to the frequency dividers. The selector selects one preset register from the preset register group and gives the frequency dividers the frequency dividing ratio stored in the selected preset register. The selecting operation by the selector makes it possible to simultaneously switch the frequency dividing ratio of multiple clocks and then to improve operation efficiency of a circuit block to which the clock frequency dividing circuit is supplied.
摘要翻译：要解决的问题：通过同时切换多个时钟的分频比来提高携带时钟分频电路的系统的性能。解决方案：时钟分频电路包括：能够外部设置时钟分频比的多个分频器; 预设寄存器组; 和选择器。预置寄存器组存储要分频器设置的分频比。选择器从预设寄存器组中选择一个预设寄存器，并给出分频器存储在所选预设寄存器中的分频比。选择器的选择操作使得可以同时切换多个时钟的分频比，并且提高提供时钟分频电路的电路块的操作效率。版权所有（C）2012，JPO＆INPIT

19. 发明专利

JPS5947364B2 JPS5947364B2 - 失效
公开(公告)号：JPS5947364B2
公开(公告)日：1984-11-19
申请号：JP11600577
申请日：1977-09-27
申请人： Haneiueru Infuoomeishon Shisutemusu Inc
发明人： EDOWAADO ROARUDO BISENFUERUDAA , SUTEIIBU GAANAA KYANTORERU
IPC分类号： H04L1/00 , G11B20/10 , G11B20/12 , G11B20/14 , H03K21/02 , H03M5/12 , H04L25/49
CPC分类号： G11B20/1419 , H03K21/026

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式