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101. 发明专利

JP2008233304A Image data processor 审中-公开
标题翻译：图像数据处理器
公开(公告)号：JP2008233304A
公开(公告)日：2008-10-02
申请号：JP2007070095
申请日：2007-03-19
申请人： Mitsubishi Electric Corp , 三菱電機株式会社
发明人： ASAMURA YOSHINORI
IPC分类号： G09G5/00 , G06T1/20 , G09G5/12 , G09G5/18
CPC分类号： H03L7/07 , G09G5/008 , G09G5/12
摘要： PROBLEM TO BE SOLVED: To display an image normally in an image display part by synchronizing output clocks outputted from respective processors for image processing, with one another in clock units. SOLUTION: An image data processor of the present invention includes: a reference clock output circuit 21 which outputs a reference clock; a plurality of processors 1 to 4 for image processing; and a plurality of external PLL circuits 11 to 14 which are provided by the processors 1 to 4 for image processing and synchronize output clocks output from the corresponding processors 1 to 4 for image processing with the reference clock. COPYRIGHT: (C)2009,JPO&INPIT
摘要翻译：要解决的问题：通过将从各个处理器输出的用于图像处理的输出时钟同步在时钟单元中，通过在图像显示部分中正常显示图像。解决方案：本发明的图像数据处理器包括：参考时钟输出电路21，其输出参考时钟; 用于图像处理的多个处理器1至4; 以及由处理器1至4提供用于图像处理的多个外部PLL电路11至14，并且使从相应处理器1至4输出的输出时钟与参考时钟进行图像处理同步。版权所有（C）2009，JPO＆INPIT

102. 发明专利

JP2008535387A Data cleaning using an asynchronous reference clock 审中-公开
公开(公告)号：JP2008535387A
公开(公告)日：2008-08-28
申请号：JP2008504159
申请日：2006-03-22
申请人：シリコン・ラボラトリーズ・インコーポレイテッドSilicon Laboratories, Inc.
发明人：エルドリッジ，アダム，ビー , ホアン，ユンテン
IPC分类号： H04L7/033 , H03K5/00
CPC分类号： H03L7/07 , H03L7/0814 , H03L7/197 , H03L7/1976 , H04L7/005 , H04L7/033
摘要：本発明の実施形態により、例えばクロック・データ・リカバリ（ＣＤＲ）回路などのデータ伝送装置における、ジッタ耐性レベル及びジッタ転送レベルの独立した設定、及びジッタ生成の低減が提供される。このアーキテクチャにより、様々な用途での使用に対して再構成可能な回路が提供され得る。このアーキテクチャは、例えば３ループ構造といった複数のループを有する構造を含み得る。

103. 发明专利

JP4124123B2 Data and clock recovery circuit, and a plurality of devices having the above circuit 有权
公开(公告)号：JP4124123B2
公开(公告)日：2008-07-23
申请号：JP2003521532
申请日：2002-08-02
申请人：エヌエックスピービーヴィ
发明人：ミハイエイティーサンデュレアヌ
IPC分类号： H03L7/113 , H03L7/07 , H03L7/08 , H03L7/087 , H04L7/033
CPC分类号： H03L7/0805 , H03L7/07 , H03L2207/06 , H04L7/033

104. 发明专利

JP2008515341A The method and apparatus of the frequency synthesis 审中-公开
公开(公告)号：JP2008515341A
公开(公告)日：2008-05-08
申请号：JP2007534624
申请日：2005-09-12
申请人：モトローラ・インコーポレイテッドMotorola Incorporated
发明人：エイチ．ガイラス、ポール , ピー．ジュニアガバト、マニュエル , エイ．チャラスカ、ジョセフ
IPC分类号： H03K5/13 , H03B19/00 , H03L7/081
CPC分类号： H03L7/0812 , H03K5/1504 , H03K2005/00032 , H03L7/07 , H03L7/16
摘要：ＤＰＣ（２００）であって、周波数源（２０）と、クロック信号を受信し複数の位相シフトされたクロック信号を生成する遅延ロックループ（２２０）と、合成信号の所望の周波数を識別する入力信号を受信する為の、ＤＰＳ（２８２）とＤＡＣ（２８４）とを有した制御装置（２８０）と、複数の位相シフトされたクロック信号を受信し、位相シフトされたクロック信号の１シーケンスを選択し、粗い合成信号を出力する選択回路（２７０）と、可変遅延セル（２９０）とがあるＤＰＣ（２００）であり、可変遅延セル（２９０）が、粗い合成信号を修正して、周波数が実質的には所望の周波数である合成信号（２９２）を生成する為に、粗い合成信号を受信するべく選択回路に結合された第１の入力と、微同調調整信号を受信する為に制御装置に結合された第２の入力とを有している。ＤＰＣには更に、ＤＰＣを較正するトレーニング装置がある。

105. 发明专利

JP2008099303A Signal interleaving for serial clock and data recovery 有权
标题翻译：用于串行时钟和数据恢复的信号交互
公开(公告)号：JP2008099303A
公开(公告)日：2008-04-24
申请号：JP2007275730
申请日：2007-09-25
申请人： Silicon Image Inc , シリコンイメージ,インコーポレイテッド
发明人： LEE DONGYUN , KIM SUNGJOON
IPC分类号： H04L7/02 , H03L7/081 , H04L25/40
CPC分类号： H04L7/0337 , H03L7/07 , H03L7/0812
摘要： PROBLEM TO BE SOLVED: To provide a clock and data recovery (CRD) system and method that recovers timing information and data from a serial data stream. SOLUTION: A CDR system (100) has a sampling circuit (105) generating a clock/data signal that is in a recovery state, and an interleaving feedback network (110). This network has a logic circuit (115) generating a control signal based on a recovery signal, a first multiplexer (120) selecting from four phases of a global clock signal based on the control signal, a first delay locked loop (130) including a first set of delay cells coupled to a second multiplexer that generates a delay signal based on the selected global clock signal, and a second delay locked loop (135) including a second set of delay cells that generates a set of phase-shifted feedback signals. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供从串行数据流恢复定时信息和数据的时钟和数据恢复（CRD）系统和方法。解决方案：CDR系统（100）具有产生处于恢复状态的时钟/数据信号的采样电路（105）和交织反馈网络（110）。该网络具有基于恢复信号产生控制信号的逻辑电路（115），第一多路复用器（120）基于控制信号从全局时钟信号的四相中选择第一延迟锁定环（130），包括耦合到第二多路复用器的第一组延迟单元，其基于所选择的全局时钟信号产生延迟信号，以及包括产生一组相移反馈信号的第二组延迟单元的第二延迟锁定环路（135）。版权所有（C）2008，JPO＆INPIT

106. 发明专利

JP2008059741A Semiconductor memory device 有权
标题翻译：半导体存储器件
公开(公告)号：JP2008059741A
公开(公告)日：2008-03-13
申请号：JP2007220652
申请日：2007-08-28
申请人： Hynix Semiconductor Inc , 株式会社ハイニックスセミコンダクターHynix Semiconductor Inc.
发明人： LEE HYUN-WOO , YUN WON-JOO
IPC分类号： G11C11/4076 , G06F1/06 , G11C11/407 , H03K5/04 , H03K5/13 , H03K5/26
CPC分类号： G11C7/1072 , G11C7/222 , H03L7/07 , H03L7/0814 , H03L7/0818
摘要： PROBLEM TO BE SOLVED: To provide a semiconductor memory device furnished with a delay locked circuit easily correcting a duty ratio when outputting a delay locked clock of a semiconductor memory device.
SOLUTION: The semiconductor memory device includes a delay locked circuit, a duty cycle correction circuit, and a clock synchronization circuit. The delay locked circuit outputs a delay locked clock by delaying a system clock by a predetermined time. The duty cycle correction circuit outputs a first clock by correcting a duty cycle of the delay locked clock, wherein the proportion of high to low level periods of the delay locked clock is controlled according to a time difference between a second edge of the first clock and that of a second clock derived from the first clock. The clock synchronization circuit synchronizes a first edge of the first clock with that of the second clock.
COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供一种具有延迟锁定电路的半导体存储器件，其在输出半导体存储器件的延迟锁定时钟时容易校正占空比。解决方案：半导体存储器件包括延迟锁定电路，占空比校正电路和时钟同步电路。延迟锁定电路通过将系统时钟延迟预定时间来输出延迟锁定时钟。占空比校正电路通过校正延迟锁定时钟的占空比来输出第一时钟，其中延迟锁定时钟的高电平到低电平周期的比例根据第一时钟的第二边沿和来自第一时钟的第二时钟的信号。时钟同步电路将第一时钟的第一边沿与第二时钟的第一边沿同步。版权所有（C）2008，JPO＆INPIT

107. 发明专利

JP4056388B2 Synchronous multi-output digital clock manager 有权
公开(公告)号：JP4056388B2
公开(公告)日：2008-03-05
申请号：JP2002533473
申请日：2001-10-05
申请人：ザイリンクスインコーポレイテッドXilinx Incorporated
发明人：ゲティング，エフ・エーリッヒ , パーシー，アンドリュー・ケイ , ローグ，ジョン・ディ
IPC分类号： H04L7/00 , G06F1/06 , G06F1/10 , H03L7/07 , H03L7/081
CPC分类号： H03L7/07 , G06F1/10 , H03L7/0814

108. 发明专利

JP2008503931A Burst mode receivers based on a charge pump pll with idle time loop stabilizer 审中-公开
标题翻译：空值
公开(公告)号：JP2008503931A
公开(公告)日：2008-02-07
申请号：JP2007516657
申请日：2005-06-14
申请人：マチスネットワークスインコーポレイテッド
发明人：シュロモシャハル , オレンモシュ
IPC分类号： H04L7/033 , H03D3/24 , H03L7/087
CPC分类号： H03D3/241 , H03L7/07 , H03L7/0807 , H03L7/101 , H04L7/033
摘要：【課題】
【解決手段】バーストモード受信器は、入来信号を受信するデジタル位相検出器を含む。前記受信器はまた、前記デジタル位相検出器からのパルス信号を受信して、前記入来クロック位相と前記ローカル生成ロック位相を比較して前記電荷ポンプを制御する電荷ポンプと、前記電荷ポンプからの電荷値を受信し、制御信号を生成するループフィルタと、前記制御信号を受信し、回復されたクロックを生成し、前記回復されたクロックをデジタル位相検出器に供給するローカルクロック生成器とを含む。
【選択図】図１
摘要翻译：改进的突发模式接收机包括数字相位检测器，接收输入信号。接收器还包括电荷泵，接收来自数字相位检测器的脉冲信号，以将输入时钟相位与本地产生的时钟相位进行比较，并控制电荷泵，环路滤波器，从电荷泵接收电荷值，并产生控制信号和本地时钟发生器，接收控制信号，产生恢复的时钟并将恢复的时钟提供给数字相位检测器。

109. 发明专利

JP2007266923A Clock-supplying device 审中-公开
标题翻译：时钟供应器件
公开(公告)号：JP2007266923A
公开(公告)日：2007-10-11
申请号：JP2006088341
申请日：2006-03-28
申请人： Fujitsu Ltd , 富士通株式会社
发明人： NAKAMUTA HIROSHI , FURUYAMA YOSHITO
IPC分类号： H04L7/04 , H03L7/00 , H04L7/033
CPC分类号： H03L7/07 , H03L7/107
摘要： PROBLEM TO BE SOLVED: To reduce phase fluctuations of clock-supplying signal, in a clock-supplying device having a plurality of clock-supplying units in which one is an operating system unit and another is a standby system unit for a redundant structure, and the fluctuations occur when switching the operating system unit to the other. SOLUTION: The device respectively provides clock-supplying units 10 and 20 with synchronizing sections 21, 37, and 39 between units to synchronize an output clock signal of a DPLL 22 in a unit 20 to an output clock signal of a DPLL 12 in a unit 10 with a predetermined phase difference on the basis of the clock signal input from the DPLL 12 in the operating system unit 10, when the unit 20 is the standby system unit. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：在具有多个时钟供给单元的时钟供给装置中，为了减少时钟提供信号的相位波动，其中一个是操作系统单元，另一个是用于冗余的备用系统单元结构，并且当将操作系统单元切换到另一个时发生波动。解决方案：设备分别在单元20之间提供具有同步部分21,37和39的时钟供给单元10和20，以使单元20中的DPLL 22的输出时钟信号与DPLL 12的输出时钟信号同步基于从操作系统单元10中的DPLL12输入的时钟信号，在单元20中具有预定相位差的单元10，当单元20是备用系统单元时。版权所有（C）2008，JPO＆INPIT

110. 发明专利

JP2007259122A Semiconductor integrated circuit for communication 审中-公开
标题翻译：半导体集成电路通信
公开(公告)号：JP2007259122A
公开(公告)日：2007-10-04
申请号：JP2006081453
申请日：2006-03-23
申请人： Renesas Technology Corp , 株式会社ルネサステクノロジ
发明人： UOZUMI TOSHIYA , SHINPO JIRO
IPC分类号： H03L7/183 , H03L7/08 , H03L7/185 , H03L7/197 , H03L7/23 , H04B1/04 , H04B1/30 , H04B1/3822 , H04B1/40
CPC分类号： H03L7/1976 , H03C3/0925 , H03C3/0933 , H03C3/0941 , H03L7/07
摘要： PROBLEM TO BE SOLVED: To reduce the influence due to the leakage of an oscillation output signal of a reference frequency oscillator DCXO, generated when the level of the oscillation output signal of DCXO is converted by a level converter Lev_Conv to the vicinity of an oscillation output signal of a voltage control oscillator TXVCO for RF transmission by harmonic components. SOLUTION: The level converter Lev_Conv converts the level of the oscillation output signal of DCXO and supplies a level conversion signal to a phase comparator PDC of a PLL fractional synthesizer Frct_Synth, which controls oscillation frequencies of the voltage control oscillator TXVCO for RF transmission. The Lev_Conv includes a self-bias type voltage amplifier Self_Bias_Volt_Amp, which amplifies the reference frequency signal of the reference frequency oscillator DCXO. The self-bias type voltage amplifier includes a coupling capacity C1, an amplifier transistor Qn5, a load Qp5 and a bias element R1 and suppresses the level fluctuations of the harmonic components, even if external supply voltage Vdd_ext fluctuates. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：为了减少由DCXO的振荡输出信号的电平被电平转换器Lev_Conv转换到附近的基准频率振荡器DCXO的振荡输出信号的泄漏的影响用于通过谐波分量进行RF传输的压控振荡器TXVCO的振荡输出信号。解决方案：电平转换器Lev_Conv转换DCXO的振荡输出信号的电平，并将电平转换信号提供给PLL分数合成器Frct_Synth的相位比较器PDC，该控制器控制用于RF传输的压控振荡器TXVCO的振荡频率。 Lev_Conv包括自偏置型电压放大器Self_Bias_Volt_Amp，其放大参考频率振荡器DCXO的参考频率信号。即使外部电源电压Vdd_ext发生波动，自偏置型电压放大器也包括耦合电容C1，放大晶体管Qn5，负载Qp5和偏置元件R1，并且抑制谐波分量的电平波动。版权所有（C）2008，JPO＆INPIT

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