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1. 发明专利

JP2015053063A ホストコンピュータシステムとメモリとの間の通信方法およびメモリ有权
标题翻译：主机计算机系统与存储器和存储器之间的通信方法
公开(公告)号：JP2015053063A
公开(公告)日：2015-03-19
申请号：JP2014211607
申请日：2014-10-16
申请人：シリコンイメージ,インコーポレイテッド , Silicon Image Inc , シリコンイメージ,インコーポレイテッド
发明人： ALAN RUBERG , LEE SEUNG-JONG , LEE HYUNG ROK , SHIM DAEYUN , LEE DONGYUN , KIM SUNGJOON , ANU MURTHY
IPC分类号： G06F13/16 , G06F12/00
CPC分类号： G11C7/1075 , G06F11/141 , G06F11/1443 , G06F13/1663 , G06F13/4234 , G11C5/066 , Y02D10/14 , Y02D10/151
摘要：【課題】メモリ待ち時間を短縮するための方法を提供する。【解決手段】ホストコンピュータシステムとメモリとの間の通信方法であって、第1のバインドされたポートのグループをメモリの複数のポートの中から指定するポートバインディング制御レジスタを構成し、第1のメモリ動作の間、メモリの第1のバインドされたポートのグループを介してホストコンピュータシステムからメモリに伝達される第1の複数のシリアルデータストリームをパラレル方式で受信し、第1のバインドされたポートのグループと異なる構成の第2のバインドされたポートのグループを指定するようにポートバインディング制御レジスタを再構成し、第2のメモリ動作の間、メモリの第2のバインドされたポートのグループを介してホストコンピュータシステムからメモリに伝達される第2の複数のシリアルデータストリームをパラレル方式で受信する。【選択図】図2H
摘要翻译：要解决的问题：提供一种缩短存储器延迟的方法。解决方案：主计算机系统和存储器之间的通信方法包括：构成端口绑定控制寄存器，用于从多个端口中指定第一绑定端口组的记忆; 在第一存储器操作期间，接收多个第一串行数据流，以从主机计算机系统经由所述存储器的所述第一绑定端口组发送到并行系统中的所述存储器; 重构端口绑定控制寄存器，用于指定与第一绑定端口组的结构不同的第二绑定端口组; 以及在第二存储器操作期间，从所述主计算机系统经由所述存储器的所述第二绑定端口组发送到所述并行系统中的所述存储器的多个第二串行数据流。

2. 发明专利

JP2013179671A Signal interleaving for the serial clock and data recovery 审中-公开
标题翻译：用于串行时钟和数据恢复的信号交互
公开(公告)号：JP2013179671A
公开(公告)日：2013-09-09
申请号：JP2013098761
申请日：2013-05-08
申请人： Silicon Image Inc , シリコンイメージ,インコーポレイテッド
发明人： LEE DONGYUN , KIM SUNGJOON
IPC分类号： H04L7/02 , H03L7/08 , H04L25/08 , H04L25/40
CPC分类号： H04L7/0337 , H03L7/07 , H03L7/0812
摘要： PROBLEM TO BE SOLVED: To provide a clock and data recovery (CDR) system and method for recovering timing information and data from a serial data stream.SOLUTION: The CDR system (100) comprises a sampling circuit (105) that produces a recovered clock/data signal; and an interleaving feedback network (110). The feedback network comprises: a logic circuit (115) that produces control signals based on the recovered signal; a first multiplexer (120) that selects from four phases of a global clock signal based on a control signal; a first delay-locked loop (130) having a first set of delay cells coupled to a second multiplexer that produces a delayed signal based on the selected global clock signal; and a second delay-locked loop (135) having a second set of delay cells that produces a set of phase-shifted feedback signals.
摘要翻译：要解决的问题：提供一种用于从串行数据流中恢复定时信息和数据的时钟和数据恢复（CDR）系统和方法。解决方案：CDR系统（100）包括采样电路（105），其产生恢复的时钟 /数据信号; 和交织反馈网络（110）。反馈网络包括：逻辑电路（115），其基于恢复的信号产生控制信号; 第一多路复用器（120），其基于控制信号从全局时钟信号的四相中选择; 第一延迟锁定环路（130），具有耦合到第二多路复用器的第一组延迟单元，其基于所选择的全局时钟信号产生延迟的信号; 以及具有产生一组相移反馈信号的第二组延迟单元的第二延迟锁定环路（135）。

3. 发明专利

JP2008099303A Signal interleaving for serial clock and data recovery 有权
标题翻译：用于串行时钟和数据恢复的信号交互
公开(公告)号：JP2008099303A
公开(公告)日：2008-04-24
申请号：JP2007275730
申请日：2007-09-25
申请人： Silicon Image Inc , シリコンイメージ,インコーポレイテッド
发明人： LEE DONGYUN , KIM SUNGJOON
IPC分类号： H04L7/02 , H03L7/081 , H04L25/40
CPC分类号： H04L7/0337 , H03L7/07 , H03L7/0812
摘要： PROBLEM TO BE SOLVED: To provide a clock and data recovery (CRD) system and method that recovers timing information and data from a serial data stream. SOLUTION: A CDR system (100) has a sampling circuit (105) generating a clock/data signal that is in a recovery state, and an interleaving feedback network (110). This network has a logic circuit (115) generating a control signal based on a recovery signal, a first multiplexer (120) selecting from four phases of a global clock signal based on the control signal, a first delay locked loop (130) including a first set of delay cells coupled to a second multiplexer that generates a delay signal based on the selected global clock signal, and a second delay locked loop (135) including a second set of delay cells that generates a set of phase-shifted feedback signals. COPYRIGHT: (C)2008,JPO&INPIT
摘要翻译：要解决的问题：提供从串行数据流恢复定时信息和数据的时钟和数据恢复（CRD）系统和方法。解决方案：CDR系统（100）具有产生处于恢复状态的时钟/数据信号的采样电路（105）和交织反馈网络（110）。该网络具有基于恢复信号产生控制信号的逻辑电路（115），第一多路复用器（120）基于控制信号从全局时钟信号的四相中选择第一延迟锁定环（130），包括耦合到第二多路复用器的第一组延迟单元，其基于所选择的全局时钟信号产生延迟信号，以及包括产生一组相移反馈信号的第二组延迟单元的第二延迟锁定环路（135）。版权所有（C）2008，JPO＆INPIT

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