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92. 发明专利

JP5329541B2 Implementation of a variable-length instruction encoding using the alias addressing 有权
公开(公告)号：JP5329541B2
公开(公告)日：2013-10-30
申请号：JP2010519909
申请日：2008-07-17
申请人：アナログデバイシス, インコーポレイテッド
发明人：アビジートギリ， , ラジブナディグ，
IPC分类号： G06F9/32 , G06F9/38 , G06F9/455 , G06F12/04 , G06F12/08 , G06F12/10
CPC分类号： G06F9/30189 , G06F9/30149 , G06F9/30196 , G06F9/3802 , G06F12/04
摘要： A digital processor and method of operation utilize an alias address space to implement variable length instruction encoding on a legacy processor. The method includes storing instructions of a code sequence in memory; generating instruction addresses of the code sequence; automatically switching between a first operating mode and a second operating mode in response to a transition in instruction addresses between a first address space and a second address space, wherein addresses in the first and second address spaces access a common memory space; in the first operating mode, accessing instructions in the first address space; in the second operating mode, accessing instructions in the second address space; and executing the accessed instructions of the code sequence. Instructions of different instruction lengths may be utilized in the first and second operating modes.

93. 发明专利

JP2013522750A Apparatus and method for handling exception event 有权
公开(公告)号：JP2013522750A
公开(公告)日：2013-06-13
申请号：JP2012557604
申请日：2011-02-28
申请人：アーム・リミテッド
发明人：リチャード・ロイ・グリセンスウェイト
IPC分类号： G06F9/48 , G06F9/46
CPC分类号： G06F9/3861 , G06F9/30101 , G06F9/30189
摘要： Processing circuitry 4 has a plurality of exception states EL0-EL3 for handling exception events, the exception states including a base level exception state EL0 and at least one further level exception state EL1-EL3. Each exception state has a corresponding stack pointer indicating the location within the memory of a corresponding stack data store 35. When the processing circuitry is in the base level exception state EL0, stack pointer selection circuitry 40 selects the base level stack pointer as a current stack pointer indicating a current stack data store for use by the processing circuitry 4. When the processing circuitry 4 is a further exception state, the stack pointer selection circuitry 40 selects either the base level stack pointer or the further level stack pointer corresponding to the current further level exception state as a current stack pointer.

94. 发明专利

JP2013521551A Division of instruction based on the machine state 有权
公开(公告)号：JP2013521551A
公开(公告)日：2013-06-10
申请号：JP2012555308
申请日：2010-11-08
申请人：インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Machines Corporation
发明人：ブサバ、ファディ , ジアメイ、ブルース、コンラッド , シュワルツ、エリック、マーク , ハットン、デービッド、シェーン
IPC分类号： G06F9/318 , G06F9/30
CPC分类号： G06F9/342 , G06F9/3017 , G06F9/30174 , G06F9/30181 , G06F9/30189
摘要： A method, information processing system, and computer program product manage instruction execution based on machine state. At least one instruction is received. The at least one instruction is decoded. A current machine state is determined in response to the decoding. The at least one instruction is organized into a set of unit of operations based on the current machine state that has been determined. The set of unit of operations is executed.

95. 发明专利

JP2011150691A Arithmetic processing unit, information processing device, and control method 有权
标题翻译：算术处理单元，信息处理设备和控制方法
公开(公告)号：JP2011150691A
公开(公告)日：2011-08-04
申请号：JP2010264381
申请日：2010-11-26
申请人： Fujitsu Ltd , 富士通株式会社
发明人： YAMAZAKI IWAO , IMAI HIROYUKI
IPC分类号： G06F9/318 , G06F9/30 , G06F12/08
CPC分类号： G06F9/30047 , G06F9/3017 , G06F9/30189
摘要： PROBLEM TO BE SOLVED: To easily read a result of a cache hit check without a dedicated transfer bus.
SOLUTION: An arithmetic processing unit 10 has a debug flag bit 31a that indicates whether to perform the cache hit check to check a cache state. When the flag bit indicates to perform the cache hit check and a prefetch instruction is received, the prefetch instruction is extended to perform the cache hit check. When the cache hit check is performed, the arithmetic processing unit 10 stores a result of the cache hit check in an L1 hit information register 32 to read the cache hit check result stored in hit information registers 23 and 32.
COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：为了容易地读取没有专用传输总线的高速缓存命中检查的结果。解决方案：算术处理单元10具有调试标志位31a，其指示是否执行高速缓存命中检查以检查高速缓存状态。当标志位指示执行高速缓存命中检查并且接收到预取指令时，预取指令被扩展以执行高速缓存命中检查。当执行高速缓存命中检查时，算术处理单元10将高速缓存命中检查的结果存储在L1命中信息寄存器32中，以读取存储在命中信息寄存器23和32中的高速缓存命中检查结果。 C）2011，JPO＆INPIT

96. 发明专利

JP2011008760A Microcomputer 有权
标题翻译：微机
公开(公告)号：JP2011008760A
公开(公告)日：2011-01-13
申请号：JP2010049377
申请日：2010-03-05
申请人： Renesas Electronics Corp , ルネサスエレクトロニクス株式会社
发明人： OTANI SUGAKO , KONDO HIROIKU
IPC分类号： G06F21/02 , G06F9/30 , G06F9/34 , G06F12/14
CPC分类号： G06F9/30123 , G06F9/30054 , G06F9/30138 , G06F9/30189 , G06F9/3861
摘要： PROBLEM TO BE SOLVED: To provide a microcomputer that optimizes efficiency of use of general-purpose registers.SOLUTION: A control part 13 controls execution of an instruction according to a decode result of an instruction code. A GRA register 32 stores an access attribute for each of a plurality of general-purpose registers. A mode storage part 31 stores a mode for controlling an operation of a CPU. When the control part 13 makes a request for access to a general-purpose register, a register access allowance determining circuit 33 determines whether the access to the general-purpose register is to be allowed or not, depending on the access attribute stored in the GRA register 32 and the mode stored in the mode storage part 31. The number of general-purpose registers used according to the mode therefore is changed, so that efficiency of use of the general-purpose registers is optimized.
摘要翻译：要解决的问题：提供一种优化通用寄存器使用效率的微型计算机。解决方案：控制部分13根据指令代码的解码结果控制指令的执行。 GRA寄存器32存储多个通用寄存器中的每一个的访问属性。模式存储部31存储用于控制CPU的动作的模式。当控制部分13请求访问通用寄存器时，寄存器访问许可确定电路33根据存储在GRA中的访问属性来确定是否允许访问通用寄存器寄存器32和存储在模式存储部分31中的模式。因此，根据该模式使用的通用寄存器的数量被改变，使得通用寄存器的使用效率被优化。

97. 发明专利

JP2010536089A Implementation of a variable-length instruction encoding using the alias addressing 有权
公开(公告)号：JP2010536089A
公开(公告)日：2010-11-25
申请号：JP2010519909
申请日：2008-07-17
申请人：アナログデバイシス, インコーポレイテッド
发明人：アビジートギリ， , ラジブナディグ，
IPC分类号： G06F9/32 , G06F12/08 , G06F12/10
CPC分类号： G06F9/30189 , G06F9/30149 , G06F9/30196 , G06F9/3802 , G06F12/04
摘要：デジタルプロセッサおよび動作の方法は、エイリアスアドレス空間を利用し、レガシープロセッサ上で可変長命令コード化を実装する。方法は、メモリにコードシーケンスの命令を格納することと、コードシーケンスの命令アドレスを生成することと、命令アドレスにおける、第１のアドレス空間と第２のアドレス空間との間の移行に応答して、第１の動作モードと第２の動作モードとを自動的に切り替えることであって、第１のアドレス空間および第２のアドレス空間におけるアドレスは、共通のメモリ空間にアクセスする、ことと、第１の動作モードにおいて、第１のアドレス空間において命令にアクセスすることと、第２の動作モードにおいて、第２のアドレス空間において命令にアクセスすることと、コードシーケンスのアクセスされた命令を実行する、こととを包含する。第１および第２の動作モードにおいて、異なる命令長の命令が利用され得る。

98. 发明专利

JP4549652B2 Processor system 有权
公开(公告)号：JP4549652B2
公开(公告)日：2010-09-22
申请号：JP2003366042
申请日：2003-10-27
申请人：パナソニック株式会社
发明人：亨和田 , 功田中 , 修竹歳
IPC分类号： G06F1/32 , G06F1/04 , G06F9/30 , G06F9/318 , G06F9/38 , G06F11/00 , G06F15/76
CPC分类号： G06F1/3203 , G06F9/30181 , G06F9/30189 , G06F9/3836 , G06F9/3885 , Y02D10/126
摘要： To reduce power consumption of a processor system including a plurality of processors without degradation of the processing ability, a CPU detects mode setting information added to instruction code and outputs a clock control signal and a power supply voltage control signal to a clock controlling section and a power supply voltage controlling section, respectively. When a plurality of processing engines execute an instruction in parallel, clock signals with a frequency lower than a predetermined frequency and power supply voltages lower than a predetermined voltage are supplied. As a result, power consumption is reduced and the processing ability is maintained by the parallel execution.

99. 发明专利

JPWO2008155797A1 演算装置有权
公开(公告)号：JPWO2008155797A1
公开(公告)日：2010-08-26
申请号：JP2009520138
申请日：2007-06-20
申请人：富士通株式会社
发明人：則人五明 , 則人五明 , 吉田　利雄 , 利雄吉田 , 砂山　竜一 , 竜一砂山
IPC分类号： G06F9/38
CPC分类号： G06F9/3851 , G06F9/30083 , G06F9/3009 , G06F9/30189 , G06F9/3885
摘要：複数のスレッドを同時に処理する演算装置であって、ハードウェアエラーが発生した場合であっても、全体としての処理能力の低下を最小限に抑えて処理を継続することができる演算装置を提供するために、演算装置100に、複数のスレッドの命令列を実行するモードと単一のスレッドの命令列を実行するモードとを選択的に実行可能な命令実行回路101と、命令実行回路101に対してスレッドモードの切り替えを指示する切り替え指示回路102と、を備える。

100. 发明专利

JP2010529533A System comprising a plurality of processors, as well as its method of operation 有权
公开(公告)号：JP2010529533A
公开(公告)日：2010-08-26
申请号：JP2010510321
申请日：2008-05-28
申请人：アドバンスト・マイクロ・ディバイシズ・インコーポレイテッドAdvanced Micro Devices Incorporated
发明人：クラニッヒウベ
IPC分类号： G06F9/38 , G06F9/42
CPC分类号： G06F9/3012 , G06F9/30043 , G06F9/30076 , G06F9/30087 , G06F9/3009 , G06F9/30189 , G06F9/322 , G06F9/3851 , G06F9/3861 , G06F9/3877 , G06F9/3879 , G06F9/3889
摘要：システム（３００）は、マスタプロセッサ（３０１）と少なくとも１つのスレーブプロセッサ（３２１，３３１）とを有する。前記マスタプロセッサ（３０１）の状態には第１の複数の変数が含まれ、前記スレーブプロセッサ（３２１，３３１）の状態には第２の複数の変数が含まれる。前記システム（３００）は、前記マスタプロセッサ（３０１）と前記スレーブプロセッサ（３２１，３３１）とによってデータが処理されるパラレル動作モードと、前記マスタプロセッサ（３０１）によってデータが処理されるシリアル動作モードとを有する。前記システム（３００）は、前記パラレル動作モードで割り込みまたは例外が発生すると、前記第１の複数の変数および前記第２の複数の変数の少なくとも一部をバッファメモリ（３１３）に保存するステップと、前記システム（３００）を前記シリアル動作モードに切り替えるステップと、を実行する。前記スレーブプロセッサ（３２１，３３１）で前記割り込みまたは例外が発生した場合に、前記第１の複数の変数の少なくとも１つが、前記第２の複数の変数の少なくとも１つの値にセットされる。

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