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1. 发明专利

JP6344022B2 演算処理装置および演算処理装置の制御方法有权
公开(公告)号：JP6344022B2
公开(公告)日：2018-06-20
申请号：JP2014079229
申请日：2014-04-08
申请人：富士通株式会社
发明人：坂下聡太 , 吉田利雄 , 秋月康伸
IPC分类号： G06F12/0802 , G06F9/38

2. 发明专利

JP6340887B2 演算処理装置及び演算処理装置の制御方法有权
公开(公告)号：JP6340887B2
公开(公告)日：2018-06-13
申请号：JP2014082660
申请日：2014-04-14
申请人：富士通株式会社
发明人：田端猛一 , 吉田利雄 , 秋月康伸
IPC分类号： G06F9/35 , G06F9/38

3. 发明专利

JP5949327B2 演算処理装置および演算処理装置の制御方法有权
公开(公告)号：JP5949327B2
公开(公告)日：2016-07-06
申请号：JP2012185493
申请日：2012-08-24
申请人：富士通株式会社
发明人：坂下聡太 , 秋月康伸 , 吉田利雄
IPC分类号： G06F9/38
CPC分类号： G06F9/30003 , G06F9/3838 , G06F9/3857

4. 发明专利

JP2015203950A 演算処理装置及び演算処理装置の制御方法有权
标题翻译：算术处理单元和算术处理单元的控制方法
公开(公告)号：JP2015203950A
公开(公告)日：2015-11-16
申请号：JP2014082660
申请日：2014-04-14
申请人：富士通株式会社
发明人：田端猛一 , 吉田利雄 , 秋月康伸
IPC分类号： G06F9/35 , G06F9/38
摘要：【課題】SIMD(Single Instruction Multiple Data)間接アクセス命令を効率的に実行する。【解決手段】演算処理装置は命令デコーダと,メモリアクセスエントリ部RSAと,メモリアクセスパイプラインEAGAと,マルチデータ命令エントリ部RSFと,複数の演算器330と複数のマルチデータ命令用レジスタとを有し,RSFから出力されたマルチデータ命令のエントリの処理を複数の演算器330により並列に処理し,演算パイプラインFLAは,マルチデータインダイレクトメモリアクセス命令のエントリの出力に応答して,EAGAにマルチデータインダイレクトメモリアクセス命令に対応する複数のメモリアクセス要求を生成し,複数の演算器330が前記複数のマルチデータ命令用レジスタから取得した複数のメモリアドレスをFLAに供給する。【選択図】図6
摘要翻译：要解决的问题：有效执行SIMD（单指令多数据）间接访问指令。解算：算术处理单元包括：指令解码器; 存储器访问入口部分RSA; 内存访问管道EAGA; 多数据指令输入部分RSF; 多个算术单元330; 以及用于多数据指令的多个寄存器。多个算术单元330并行处理从RSF输出的多数据指令的输入的处理，并且运算流水线FLA响应于EAGA中的多数据间接存储器存取指令产生多个存储器访问请求到多数据间接存储器访问指令的条目的输出，并且多个运算单元330将从多个寄存器获取的多个存储器地址提供给多数据指令到FLA。

5. 发明专利

JP2015201026A 演算処理装置および演算処理装置の制御方法有权
标题翻译：算术处理装置和控制算术处理装置的方法
公开(公告)号：JP2015201026A
公开(公告)日：2015-11-12
申请号：JP2014079229
申请日：2014-04-08
申请人：富士通株式会社
发明人：坂下聡太 , 吉田利雄 , 秋月康伸
IPC分类号： G06F12/08 , G06F9/38
摘要：【課題】データのバイパスを制御する回路の回路規模の増加を抑制する。【解決手段】実行制御部2は、デコーダ部1が解読した命令を保持し、実行可能な命令を順次に出力する。メモリ制御部4は、実行制御部2から受けるメモリアクセス命令に基づいてメモリ5にアクセス要求を出力する。第2レジスタ8は、演算実行部3が演算に使用するデータを保持する第1レジスタ7に対応して割り当てられ、メモリ5から読み出されたデータを第1レジスタ7に転送する前に一時的に保持する。メモリ制御部4がメモリアクセス命令に基づいて複数のアクセス要求を出力し、メモリ5から複数回に分けて読み出されるデータを第2レジスタ8に順次に転送する場合、バイパス制御部6は、メモリ5から最後に読み出されるデータが第2レジスタ8に転送された後に第2レジスタ8から演算実行部3へデータをバイパスするタイミングで、実行制御部2に演算命令を出力させる。【選択図】図1
摘要翻译：要解决的问题：抑制用于控制数据旁路的电路的电路规模的增加。解决方案：执行控制单元2保存由解码器单元1解码的指令，并连续输出可执行指令。存储器控制单元4基于从执行控制单元2接收的存储器访问指令向存储器5输出访问请求。第二寄存器8临时保存对应于保存所使用数据的第一寄存器7分配的数据用于由算术执行单元3进行运算，并在存储器5被传送到第一寄存器7之前从存储器5读出。当存储器控制单元4基于存储器访问指令输出多个访问请求时，数据从存储器5分别读出到第二寄存器8的次数，旁路控制单元6使执行控制单元2在从存储器5读出的数据的最后时刻输出算术指令并将其传送到第二寄存器8从第二寄存器8旁路到算术执行单元3。

6. 发明专利

JP6926681B2 演算処理装置及び演算処理装置の制御方法有权
公开(公告)号：JP6926681B2
公开(公告)日：2021-08-25
申请号：JP2017108432
申请日：2017-05-31
申请人：富士通株式会社
发明人：坂下聡太 , 吉田利雄
IPC分类号： G06F9/34 , G06F9/38

7. 发明专利

JP2019212127A 演算処理装置及び演算処理装置の制御方法审中-公开
公开(公告)号：JP2019212127A
公开(公告)日：2019-12-12
申请号：JP2018108950
申请日：2018-06-06
申请人：富士通株式会社
发明人：秋月康伸 , 吉田利雄
IPC分类号： G06F12/0897 , G06F21/75 , G06F9/30 , G06F9/318 , G06F9/32 , G06F9/38
摘要：【課題】投機実行されたメモリアクセス命令に起因するセキュリティ脆弱性の防止方法を提供する。【解決手段】演算処理装置は、命令発行部と、メモリアクセス命令に応答してL1キャッシュのヒット/ミス判定を行い、ミスの場合L2キャッシュにデータ要求を発行するL1キャッシュ制御部を有するL1キャッシュユニットと、L1キャッシュ制御部によるデータ要求に応答してデータ要求を制御するL2キャッシュ制御部を有するL2キャッシュユニットと、を有する。命令発行部は、投機実行した分岐命令により投機実行されるメモリアクセス命令に、有効な禁止フラグと分岐命令の命令識別子を付加して発行する。L1キャッシュ制御部は、キャッシュヒット判定がミスの場合、発行されたメモリアクセス命令の禁止フラグが有効であれば、L2キャッシュユニットにデータ要求を発行せず、ヒットの場合、L1キャッシュからデータを取得して応答する。【選択図】図3

8. 发明专利

JP2018205918A 演算処理装置及び演算処理装置の制御方法审中-公开
公开(公告)号：JP2018205918A
公开(公告)日：2018-12-27
申请号：JP2017108432
申请日：2017-05-31
申请人：富士通株式会社
发明人：坂下聡太 , 吉田利雄
IPC分类号： G06F9/30 , G06F9/34 , G06F9/38
摘要：【課題】演算器の使用効率を向上させる演算処理装置及び演算処理装置の制御方法を提供する。【解決手段】LDSTQ161は、第1個数を上限としてロードストア命令を格納し、格納した前記ロードストア命令を順次出力して、出力したロードストア命令に応じたデータの処理をデータキャッシュ162又はメインメモリ2に実行させる。デコード部13は、ロードストア命令を取得し、自己が出力したロードストア命令のうちLDSTQ161から出力されていないロードストア命令の滞留数を求め、滞留数が第1個数より大きい第2個数未満の場合、取得したロードストア命令を出力する。LDSTQ管理部150は、デコード部13から出力されたロードストア命令を取得し、LDSTQ161が格納するロードストア命令の格納数が第1個数未満の場合、取得したロードストア命令をLDSTQ161へ格納する。【選択図】図2

9. 发明专利

JP6273733B2 演算処理装置、情報処理装置、情報処理装置の制御方法および情報処理装置の制御プログラム有权
公开(公告)号：JP6273733B2
公开(公告)日：2018-02-07
申请号：JP2013195183
申请日：2013-09-20
申请人：富士通株式会社
发明人：山村周史 , 丸山正治 , 吉田利雄 , 菅竜二 , 清田直宏 , 本藤幹雄 , 本車田強
IPC分类号： G06F12/14
CPC分类号： G06F12/023 , G06F9/30043 , G06F12/10 , G06F12/1027 , G06F12/1441 , G06F12/1483

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