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1. 发明授权

EP3276628B1 ADAPTABLE SENSE CIRCUITRY AND METHOD THEREFOR 有权
公开(公告)号：EP3276628B1
公开(公告)日：2020-05-27
申请号：EP17182842.9
申请日：2017-07-24
申请人： NXP USA, Inc.
发明人： Yang, Jianan
IPC分类号： G11C7/08 , G11C7/06 , G11C7/14 , G11C7/12 , G11C17/12 , G11C17/14 , G11C17/18

2. 发明授权

EP2823486B1 VOLTAGE MODE SENSING FOR LOW POWER FLASH MEMORY 有权
公开(公告)号：EP2823486B1
公开(公告)日：2019-05-01
申请号：EP13708636.9
申请日：2013-03-01
申请人： Medtronic, Inc.
发明人： WALSH, Kevin K. , PATTERSON, Paul B. , BENTON, Glen W. , WILKINSON, Jeffrey D.
IPC分类号： G11C16/28 , G11C16/26 , G11C16/30 , G11C7/06 , G11C7/08 , G11C7/22 , G11C7/14 , G11C17/12 , G11C11/00 , G11C29/50

3. 发明公开

EP3276628A1 ADAPTABLE SENSE CIRCUITRY AND METHOD THEREFOR 审中-公开
标题翻译：适应性感测电路及其方法
公开(公告)号：EP3276628A1
公开(公告)日：2018-01-31
申请号：EP17182842.9
申请日：2017-07-24
申请人： NXP USA, Inc.
发明人： Yang, Jianan
IPC分类号： G11C7/14 , G11C7/12 , G11C17/12 , G11C17/14 , G11C17/18
CPC分类号： G11C7/12 , G11C7/065 , G11C7/067 , G11C7/08 , G11C7/14 , G11C17/12 , G11C17/14 , G11C17/18
摘要： Apparatus and methods for operating a read-only memory (ROM) are disclosed. The method for operating the ROM includes sensing a dummy bit line with a dummy sense amplifier coupled to the dummy bit line to generate a keeper adjust signal. Based on the keeper adjust signal, a keeper strength of a keeper circuit coupled to a sense amplifier circuit is adjusted. The sense amplifier circuit is capable of sensing data stored in the ROM.
摘要翻译：公开了用于操作只读存储器（ROM）的设备和方法。用于操作ROM的方法包括利用耦合到虚拟位线的虚拟感测放大器来感测虚拟位线以产生保持器调整信号。基于保持器调整信号，调整耦合到读出放大器电路的保持器电路的保持器强度。读出放大器电路能够读出存储在ROM中的数据。

4. 发明公开

EP3203478A1 HIGH DENSITY ROM CELL WITH DUAL BIT STORAGE FOR HIGH SPEED AND LOW VOLTAGE 审中-公开
标题翻译：高密度ROM单元具有双位存储功能，适用于高速和低电压
公开(公告)号：EP3203478A1
公开(公告)日：2017-08-09
申请号：EP17154268.1
申请日：2017-02-01
申请人： NXP B.V.
发明人： Kohli, Rajat , van de Steeg, Patrick , Mishra, Jwalant Kumar , Agarwal, Pankaj
IPC分类号： G11C11/56 , G11C17/12
CPC分类号： G11C17/126 , G11C11/5692 , G11C17/12
摘要： Disclosed is a ROM memory including a first bitcell including a transistor to store two bits and first and second bit lines to read data stored in the bitcell, a second bitcell including a second transistor connected to the first transistor and sharing the first and second bit lines, and a virtual ground line adjacent the bit lines configured to ground the bitcells.
摘要翻译：公开了一种ROM存储器，包括第一位单元和第二位单元，第一位单元包括用于存储两位的晶体管以及用于读取存储在位单元中的数据的第一和第二位线，第二位单元包括与第一晶体管连接并共享第一和第二位线以及与位线相邻的虚拟地线，该虚拟地线被配置为将位单元接地。

5. 发明公开

EP3001423A1 1T COMPACT ROM CELL WITH DUAL BIT STORAGE FOR HIGH SPEED AND LOW VOLTAGE 审中-公开
标题翻译： 1T-KOMPAKT-ROM-ZELLE MIT DUALEM BITSPEICHERFÜRHOCHGESCHWINDIGKEIT UND NIEDERSPANNUNG
公开(公告)号：EP3001423A1
公开(公告)日：2016-03-30
申请号：EP15176014.7
申请日：2015-07-09
申请人： NXP B.V.
发明人： Kohli, Rajat , van de Steeg, Patrick , Mishra, Jwalant , Agarwal, Pankaj
IPC分类号： G11C11/56 , G11C17/12
CPC分类号： G11C17/12 , G11C11/5692 , G11C17/126
摘要： Disclosed is a ROM memory device including a plurality of rows and columns of memory cells, each memory cell including a bit line pair and a transistor to store two bits of data therein, and a virtual ground line disposed between adjacent pairs of bit line pairs, wherein the bit line pair and virtual ground line are used to read data stored in the memory cells.
摘要翻译：公开了一种包括存储单元的多个行和列的ROM存储器件，每个存储单元包括位线对和晶体管，用于在其中存储两位数据，以及设置在相邻的位线对对之间的虚拟接地线，其中位线对和虚拟接地线用于读取存储在存储单元中的数据。

6. 发明授权

EP2657939B1 A semiconductor memory with similar RAM and ROM cells 有权
标题翻译：半导体存储器相似的RAM和ROM单元
公开(公告)号：EP2657939B1
公开(公告)日：2015-05-27
申请号：EP12165659.9
申请日：2012-04-26
申请人： GN ReSound A/S
发明人： Jensen, Dan Christian Raun
IPC分类号： G11C11/412 , G11C11/00 , G11C17/12 , G11C8/16
CPC分类号： G11C11/005 , G11C8/16 , G11C11/412 , G11C17/12

7. 发明公开

EP2657939A1 A semiconductor memory with similar RAM and ROM cells 有权
标题翻译： Halbleiterspeicher mitähnlichenRAM- und ROM-Zellen
公开(公告)号：EP2657939A1
公开(公告)日：2013-10-30
申请号：EP12165659.9
申请日：2012-04-26
申请人： GN ReSound A/S
发明人： Jensen, Dan Christian Raun
IPC分类号： G11C17/12 , G11C14/00 , G11C11/00
CPC分类号： G11C11/005 , G11C8/16 , G11C11/412 , G11C17/12
摘要： A new semiconductor memory is provided with an array of volatile and non-volatile cells, wherein individual volatile memory cells have transistors connected in a first memory cell circuit, and wherein at least one non-volatile memory cell has transistors connected in a second memory cell circuit, wherein the first memory cell circuit is formed by addition of at least one transistor to the second memory cell circuit.
摘要翻译：新的半导体存储器具有易失性和非易失性单元的阵列，其中各个易失性存储单元具有连接在第一存储单元电路中的晶体管，并且其中至少一个非易失性存储单元具有连接在第二存储单元中的晶体管电路，其中通过将至少一个晶体管添加到第二存储单元电路而形成第一存储单元电路。

8. 发明公开

EP2179419A2 SECURE STORAGE OF A CODEWORD WITHIN AN INTEGRATED CIRCUIT 有权
标题翻译：码字的集成电路中的安全储藏
公开(公告)号：EP2179419A2
公开(公告)日：2010-04-28
申请号：EP08807309.3
申请日：2008-08-13
申请人： NXP B.V.
发明人： PELGROM, Marcel , VERTREGT, Maarten , TUINHOUT, Hans, Paul
IPC分类号： G11C17/12 , G11C7/20 , G06K19/073
CPC分类号： G11C7/24 , G11C11/41
摘要： The invention discloses an integrated circuit (10) for securely storing a codeword. The value of the codeword is dependent on the mobility (μA, μB, μC) of at least one transistor (TRA, TRB, TRC) of the integrated circuit. The invention further discloses a reader means (15), a method for determining the value of the codeword from the integrated circuit (10), and a method for altering the value of the codeword.

9. 发明公开

EP1704570A4 LOW-POWER COMPILER-PROGRAMMABLE MEMORY WITH FAST ACCESS TIMING 有权转让
标题翻译：具有低功耗和更快的存取时间用于控制编译器可编程存储器
公开(公告)号：EP1704570A4
公开(公告)日：2009-05-06
申请号：EP04801054
申请日：2004-11-15
申请人： FREESCALE SEMICONDUCTOR INC
发明人： NICHOLES JAMES W
IPC分类号： G11C17/12 , G06F17/50 , G11C7/00 , G11C7/06 , G11C7/08 , G11C7/12 , G11C7/22
CPC分类号： G11C17/12 , G06F17/5045 , G11C7/065 , G11C7/12 , G11C7/22 , G11C2207/2227 , G11C2207/2281
摘要： A low-power, compilable memory uses a charging pulse technique to improve access times over other low-power memory implementations. The memory includes circuitry configured to discharge a plurality of bit lines during an inactive memory access period to reduce power consumption. The memory also includes other circuitry that applies a charging pulse during an active memory access period on a select one of the plurality of bit lines in order to improve the memory access times. An automatic memory compiler adjusts a timing circuit to control the duration of the charging pulse and the enabling of a sense amplifier circuit during memory design. The memory compiler provides a programmable physical size of the memory and optimizes the access timing while ensuring reliable sensing. The compiler calculates timing for the timing circuit according to a mathematical formula that provides for highly accurate and predicable access time delays for multiple memory configurations.

10. 发明公开

EP1441364A1 ROM-Speicher und Verfahren zum Auslesen des ROM-Speichers 审中-公开
公开(公告)号：EP1441364A1
公开(公告)日：2004-07-28
申请号：EP03001253.8
申请日：2003-01-21
申请人： Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V.
发明人： Hermann, Rüdiger , Holland, Hans-Jürgen , Erler, Olaf
IPC分类号： G11C17/12
CPC分类号： G11C17/126
摘要： Ein ROM-Speicher umfaßt eine erste Speicherzelle (201) und einer der ersten Speicherzelle benachbarten zweite Speicherzelle (203), wobei die erste und die zweite Speicherzelle jeweils einen Speichertransistor mit einem ersten und einem zweiten Leitungsanschluß und einem Steueranschluß aufweisen, eine Wortleitung (209), eine erste und eine zweite Bitleitung (205,207), wobei die zweite Bitleitung der ersten Bitleitung benachbart ist, wobei durch die erste Bitleitung die erste Speicherzelle auslesbar ist und wobei durch die zweite Bitleitung die zweite Speicherzelle auslesbar ist, wobei die erste Bitleitung mit dem ersten Leitungsanschluß des Speichertransistors der ersten Speicherzelle, unabhängig von einem Speicherzustand, der in der ersten Speicherzelle speicherbar ist, verbunden ist, wobei die zweite Bitleitung mit dem zweiten Leitungsanschluß des Speichertransistors der ersten Speicherzelle verbunden ist, wobei der Steueranschluß der ersten Speicherzelle zum Speichern eines ersten Zustands mit der Wortleitung verbunden ist oder zum Speichern eines zweiten Zustands, der sich von dem ersten Zustand unterscheidet, mit der zweiten Bitleitung verbunden ist, eine Einrichtung (213) zum Legen der zweiten Bitleitung auf ein Referenzpotential, wenn die erste Bitleitung auf ein Bitleitungslesepotential gelegt wird, und eine Einrichtung (211) zum Auslesen, wobei die Einrichtung zum Auslesen ausgebildet ist, um die erste Bitleitung auf das Bitleitungslesepotential zu legen und die Wortleitung auf ein Wortleitungslesepotential zu legen, wobei ein stabiles Potential auf der ersten Bitleitung den zweiten Zustand in der ersten Speicherzelle anzeigt und ein bezüglich des Bitleitungslesepotentials verändertes Potential auf der ersten Bitleitung den ersten Zustand in der ersten Speicherzelle anzeigt.
摘要翻译：第一（201）和第二（203）存储单元（MC）各自具有具有第一（20111）和第二（20311）线路连接（LC）的存储晶体管和控制连接。第一（205）和第二（207）位线分别读出第一和第二MC。第一个BL连接到第一个MC的第一个MC的存储晶体管，而不依赖于可以存储在第一个MC的条件。还包括用于读出ROM存储器存储的方法的独立权利要求。

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