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1. 发明公开

EP2153240A1 TROUBLESHOOTING TEMPORAL BEHAVIOR IN "COMBINATIONAL" CIRCUITS 失效
标题翻译：麻烦的行为在组合电路TIME
公开(公告)号：EP2153240A1
公开(公告)日：2010-02-17
申请号：EP07864780.7
申请日：2007-11-26
申请人： Palo Alto Research Center Incorporated
发明人： DE KLEER, Johan
IPC分类号： G01R31/28
CPC分类号： G06F11/2257 , G01R31/318328 , G01R31/318364
摘要： A method and computer product is provided to generate a signal model for use in analyzing a model system including imposing an explicit time assumption for each time instant of the system model. The time assumptions are defined so that any two assumptions contradict each other, thereby separating all inferences into the respective times. A non-monotonic rule is applied to instantiate component models of the model system. Results are defined as not depending on the existence of a previous time instant and, a simplified signal model is generated, wherein the signal model represents the evolution of a value in the model system over time.

2. 发明授权

EP1368671B1 BUILT-IN-SELF-TEST CIRCUITRY FOR TESTING A PHASE LOCKED LOOP CIRCUIT 有权
标题翻译：内置的测试电路是否测试阶段回路
公开(公告)号：EP1368671B1
公开(公告)日：2006-01-04
申请号：EP01976284.8
申请日：2001-10-09
申请人： Koninklijke Philips Electronics N.V.
发明人： OTT, Russell
IPC分类号： G01R31/3185
CPC分类号： H03L7/16 , G01R31/318328 , G01R31/3187
摘要： A built-in-self-test circuit (11) aids in testing a phase locked loop circuit (10). The phased locked loop has a plurality of frequency multipliers. The built-in-self-test circuit (11) includes a frequency divider (24) and a multiplexer (25). The frequency divider (24) has a plurality of divide-by-counters. For each frequency multiplier within the plurality of frequency multipliers there is a corresponding divide-by-counter. A ratio of a multiplier for each frequency multiplier to a divider (24) of its corresponding divide-by-counter is a constant for all frequency multipliers and corresponding divide-by-counters. When a frequency multiplier within the plurality of frequency multipliers is selected, the multiplexer (25) selects its corresponding divide-by-counter to produce a test output clock (14).

3. 发明授权

EP2153240B1 TROUBLESHOOTING TEMPORAL BEHAVIOR IN "COMBINATIONAL" CIRCUITS 失效
标题翻译：麻烦的行为在组合电路TIME
公开(公告)号：EP2153240B1
公开(公告)日：2013-01-09
申请号：EP07864780.7
申请日：2007-11-26
申请人： Palo Alto Research Center Incorporated
发明人： DE KLEER, Johan
IPC分类号： G06F11/25 , G01R31/3183 , G06F11/22
CPC分类号： G06F11/2257 , G01R31/318328 , G01R31/318364

4. 发明授权

EP1094471B1 Procédé de test de composants électroniques 有权
标题翻译：一种用于测试电子组件的方法
公开(公告)号：EP1094471B1
公开(公告)日：2003-01-02
申请号：EP00402906.2
申请日：2000-10-19
申请人： Softlink
发明人： Lejeune, Philippe
IPC分类号： G11C29/00
CPC分类号： G01R31/318335 , G01R31/318328 , G11C16/04 , G11C29/50

5. 发明公开

EP0697668A1 Apparatus and method for identifying false timing paths in digital circuits 失效
标题翻译： Vorrichtung und Verfahren zum Auffinden von False-Timing-Paths in digitalen Schaltkreisen
公开(公告)号：EP0697668A1
公开(公告)日：1996-02-21
申请号：EP95305263.6
申请日：1995-07-27
申请人： SUN MICROSYSTEMS, INC.
发明人： Kunda, Ramachandra P. , Bozorgui-Nesbat, Saied , Hao, Hong
IPC分类号： G06F17/50
CPC分类号： G01R31/318357 , G01R31/318328 , G06F17/5031
摘要： A method for identifying false paths in a digital circuit. A list of paths corresponding to the digital circuit is either provided or generated. For each path, an AND gate is created. For each element in the path, the off-path signals of the monitor circuits corresponding to the elements of the path are coupled to the input of the AND gate. A plurality of different signals are input to the digital circuit in an attempt to generate a "1" at the output of the AND gate. A false timing path signal is generated for that path if the AND gate does not output a "I" within a pre-determined amount of time. This process is repeated for each path of the digital circuit to identify all false timing paths.
摘要翻译：一种用于识别数字电路中的虚路径的方法。提供或生成与数字电路对应的路径的列表。对于每个路径，创建一个与门。对于路径中的每个元件，对应于路径的元件的监视器电路的偏离信号被耦合到与门的输入端。多个不同的信号被输入到数字电路，试图在与门的输出处产生“1”。如果与门在预定时间内未输出“I”，则为该路径生成错误的定时路径信号。对于数字电路的每个路径重复该过程以识别所有假定时路径。

6. 发明授权

EP1421397B1 DELAY FAULT TEST CIRCUITRY AND RELATED METHOD 有权
标题翻译：延迟故障测试电路和方法
公开(公告)号：EP1421397B1
公开(公告)日：2005-03-23
申请号：EP02751574.1
申请日：2002-08-06
申请人： Koninklijke Philips Electronics N.V.
发明人： PRICE, David, P.
IPC分类号： G01R31/3185 , G01R31/3183 , G06F11/26
CPC分类号： G01R31/318328 , G01R31/31858

7. 发明授权

EP0697668B1 Apparatus and method for identifying false timing paths in digital circuits 失效
标题翻译：设备和方法，用于在数字电路中检测的假时序路径
公开(公告)号：EP0697668B1
公开(公告)日：2004-09-29
申请号：EP95305263.6
申请日：1995-07-27
申请人： SUN MICROSYSTEMS, INC.
发明人： Kunda, Ramachandra P. , Bozorgui-Nesbat, Saied , Hao, Hong
IPC分类号： G06F17/50
CPC分类号： G01R31/318357 , G01R31/318328 , G06F17/5031

8. 发明公开

EP1421397A1 DELAY FAULT TEST CIRCUITRY AND RELATED METHOD 有权
标题翻译：延迟故障测试电路和方法
公开(公告)号：EP1421397A1
公开(公告)日：2004-05-26
申请号：EP02751574.1
申请日：2002-08-06
申请人： Koninklijke Philips Electronics N.V.
发明人： PRICE, David, P.
IPC分类号： G01R31/3185 , G01R31/3183 , G06F11/26
CPC分类号： G01R31/318328 , G01R31/31858
摘要： The invention provides for a delay fault testing method and related circuitry for producing a test pulse in response to an input clock signal, and including analysing first (clk (0)) and second (clk (1)) clock signals having different frequencies and associated with logic circuits having different application speeds, generating a train of two clock pulses (clkout (0) clkout (1)) for each of the said first and second clock signals, the train of clock pulses being arranged such that the rising edges of the second pulses in each of the said trains are aligned.

9. 发明公开

EP1094471A2 Procédé de test de composants électroniques 有权
标题翻译：维尔法赫尔·祖尔·普鲁芬
公开(公告)号：EP1094471A2
公开(公告)日：2001-04-25
申请号：EP00402906.2
申请日：2000-10-19
申请人： Softlink
发明人： Lejeune, Philippe
IPC分类号： G11C29/00
CPC分类号： G01R31/318335 , G01R31/318328 , G11C16/04 , G11C29/50
摘要： Procédé de test d'un composant électronique (1) dans lequel on envoie un signal (S1) à une cellule (3) du composant et on étudie le signal de sortie (S2) de ce composant, de manière à définir si le composant est acceptable ou non. Si le composant est acceptable, alors selon le procédé, on réalise à nouveau le test en envoyant un signal (S1') similaire au premier signal mais d'une durée inférieure (T2). On recherche alors un signal de sortie (S2') à comparer avec un motif attendu comprimé. Si ce test réalisé plus rapidement est valable, on peut éventuellement envisager d'utiliser ce signal d'entrée de test plus rapide sur des composants suivants à tester.
摘要翻译：测试方法包括向组件单元发送具有指定的非单调时间依赖性和持续时间（T1）的第一信号（S1），所得到的输出信号（S2）的测量由并且如果状态模式符合预期模式，则接受该组件。如果组件是可接受的，则以与第一信号相似但具有较短持续时间（T2）的第二信号（S1'）重复测试，并将输出信号（S2'）与压缩模式进行比较。如果更快速的测试也是有效的，则可以在要测试的组件上使用更短的输入信号。使用时钟来确定第一模式的元素的连续周期，并且可以减小时钟周期。表格用于第一模式采样，具有由表格样本给出的图案的信号的持续时间对应于压缩图案。一组表用于第一模式采样，表表示用于获得具有不同压缩率的压缩模式的可能模式。测试包括用于测试组件单元的若干模式，并且对于第一信号的不同模式包括不同的压缩率。同一电子元件的几个电路同时测试。对于同时发送到每个要测试的电路的第一个信号的模式的压缩，定义了不同的压缩率。电子部件由用于压缩第一信号模式的持续时间的压缩率的功能限定。具有由电路或先前测试的部件定义的压缩图案的第一信号被发送到后续电路或随后的部件。通过对组件进行重复的温度变化而使组件老化，并通过发送第一信号并测量所得到的输出信号进行测试。第一信号是电子部件的集成电路中的存储单元的编程信号，特别是闪存EPROM型，并且在测试结束时擦除存储单元。

10. 发明公开

EP0596435A1 Automatic test clock selection apparatus 失效
标题翻译： Schaltungfürautomatische Test-Taktsignalanwahl。
公开(公告)号：EP0596435A1
公开(公告)日：1994-05-11
申请号：EP93117659.8
申请日：1993-11-02
申请人： THOMSON CONSUMER ELECTRONICS, INC.
发明人： Albean, David Lawrence , Gyurek, John William , Duncan, Christopher Dale
IPC分类号： H03K5/26 , G01R31/28
CPC分类号： H03K5/26 , G01R31/3016 , G01R31/31701 , G01R31/318328 , G01R31/31922
摘要： An integrated circuit (100) includes circuitry for generating a clock signal (CLOCK) during both a normal mode of operation and a test mode of operation. During the normal mode, an input clock signal is delayed via a skew corrector (135). In test mode, an input test clock signal (TEST CLOCK) bypasses the skew corrector (135) via a clock signal source selector (150). The clock signal source selector (150) is controlled automatically by a mode detector (140) that responds to the input clock signals to determine the mode of operation of the integrated circuit (100).
摘要翻译：集成电路（100）包括用于在正常操作模式和测试操作模式期间产生时钟信号（CLOCK）的电路。在正常模式期间，经由偏斜校正器（135）延迟输入时钟信号。在测试模式中，输入测试时钟信号（TEST CLOCK）经由时钟信号源选择器（150）绕过歪斜校正器（135）。时钟信号源选择器（150）由响应输入时钟信号的模式检测器（140）自动控制，以确定集成电路（100）的工作模式。

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