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1. 发明公开

EP2365487A3 Nano-sense amplifier for memory 审中-公开
标题翻译：纳米灵敏放大器用于存储器
公开(公告)号：EP2365487A3
公开(公告)日：2011-09-21
申请号：EP10175834.0
申请日：2010-09-08
申请人： S.O.I. Tec Silicon on Insulator Technologies
发明人： Mazure, Carlos , NGuyen, Bich-Yen
IPC分类号： G11C7/06 , G11C7/18 , G11C11/4091 , G11C11/4097
CPC分类号： G11C7/067 , G11C7/18 , G11C11/4091 , G11C11/4097 , G11C2211/4016
摘要： The invention, according to a first aspect, relates to a sense amplifier for a series of cells of a memory, including:
- a writing stage comprising a CMOS inverter, the input of which is directly or indirectly connected to an input terminal of the sense amplifier, and the output of which is connected to an output terminal of the sense amplifier intended to be connected to a local bitline addressing the cells of said series,
- a reading stage comprising a sense transistor, the gate of which is connected to the output of the inverter and the drain of which is connected to the input of the inverter.

2. 发明公开

EP2365487A2 Nano-sense amplifier for memory 审中-公开
标题翻译：内存纳米感应放大器
公开(公告)号：EP2365487A2
公开(公告)日：2011-09-14
申请号：EP10175834.0
申请日：2010-09-08
申请人： S.O.I. Tec Silicon on Insulator Technologies
发明人： Mazure, Carlos , NGuyen, Bich-Yen
IPC分类号： G11C7/06 , G11C7/18 , G11C11/4091 , G11C11/4097
CPC分类号： G11C7/067 , G11C7/18 , G11C11/4091 , G11C11/4097 , G11C2211/4016
摘要： The invention, according to a first aspect, relates to a sense amplifier for a series of cells of a memory, including:
- a writing stage comprising a CMOS inverter, the input of which is directly or indirectly connected to an input terminal of the sense amplifier, and the output of which is connected to an output terminal of the sense amplifier intended to be connected to a local bitline addressing the cells of said series,
- a reading stage comprising a sense transistor, the gate of which is connected to the output of the inverter and the drain of which is connected to the input of the inverter.
摘要翻译：根据第一方面，本发明涉及用于存储器的一系列单元的读出放大器，包括： - 包括CMOS反相器的写入级，其输入端直接或间接连接到感测的输入端放大器，并且其输出连接到读出放大器的输出端，该读出放大器的输出端用于连接到寻址所述串行的单元的局部位线，读取级包括读出晶体管，读出晶体管的栅极连接到输出并且其漏极连接到逆变器的输入端。

3. 发明公开

EP2363879A2 Procédé de réalisation d'une structure multicouche avec détourage par effets thermomécaniques 审中-公开
标题翻译： Herstellungsverfahren einer Mehrschichtenstruktur mitKonturfräsendurch thermomechanische Effekte
公开(公告)号：EP2363879A2
公开(公告)日：2011-09-07
申请号：EP11151327.1
申请日：2011-01-18
申请人： S.O.I. Tec Silicon on Insulator Technologies
发明人： Vaufredaz, Alexandre , Molinari, Sébastien
IPC分类号： H01L21/762
CPC分类号： H01L21/76256 , H01L21/304 , H01L27/1464
摘要： L'invention concerne un procédé de réalisation d'une structure multicouche (130) comprenant:
- le collage (S1) d'une première plaque (110) sur une deuxième plaque (120), au moins la première plaque présentant un bord chanfreiné (117a, 117b), l'interface de collage présentant une énergie d'adhésion inférieure ou égale à 1 J/m 2 ,
- l'amincissement (S3, S4) de la première plaque (110) pour former une couche transférée (115).
Avant l'amincissement de la première plaque (110), une étape de détourage du bord de la première plaque (110) est réalisée avec une roue (150) dont la surface de travail (151) comprend des particules abrasives d'une taille moyenne supérieure ou égale à 800 mesh ou inférieure ou égale à 18 microns, ladite étape de détourage étant réalisée avec une vitesse de descente de la roue supérieure ou égale à 5 micromètres par seconde, la descente de la roue dans la première plaque étant en outre stoppée à une hauteur (h 110 ) de l'interface de collage inférieure ou égale 30 µm.
摘要翻译：该方法包括剪切由轮（150）实现的板（110）的边缘，其轮廓（150）在工作表面（151）包括磨料颗粒之前使板平坦化，其中磨料颗粒的平均尺寸大于或等于800目或更低，或等于18微米。通过降低车轮的速度来实现边缘的削波，其中车轮的下降速度大于或等于5微米/秒。板上的轮子的下降在胶接界面的高度处停止，其下降低于或等于30微米。该板选自硅板或蓝宝石板或绝缘体结构上的半导体。

4. 发明公开

EP2333838A2 Flash memory cell on SeOI 审中-公开
标题翻译： Flash-Speicherzelle auf SeOI
公开(公告)号：EP2333838A2
公开(公告)日：2011-06-15
申请号：EP10189839.3
申请日：2010-11-03
申请人： S.O.I. Tec Silicon on Insulator Technologies
发明人： Mazure, Carlos , Ferrant, Richard
IPC分类号： H01L29/423 , H01L29/788 , H01L21/28 , H01L27/115
CPC分类号： H01L29/7881 , H01L21/28273 , H01L27/11521 , H01L29/42328 , H01L29/42336
摘要： The invention relates, according to a first aspect, to a flash memory cell (1, 10) consisting of an FET transistor with a floating gate (10, 20) on a semiconductor on insulator substrate comprising a thin film of semiconductor material separated from a base substrate (5) by an insulating (BOX) layer, the transistor having, in the thin film, a channel (4), characterized in that it comprises two control gates, a front control gate (12, 22) being arranged above the floating gate (10, 20) and separated therefrom by an inter-gate dielectric (13, 23) and a back control gate (6, 34-37) being arranged within the base substrate (5) directly under the insulating (BOX) layer so as to be separated from the channel (4) only by the insulating (BOX) layer, the two control gates (10, 20; 6, 34-37) being designed to be used in combination to perform a cell programming operation. The invention also extends to a memory array comprising a plurality of memory cells according to the first aspect of the invention, and to a method of fabricating such a memory cell.
摘要翻译：根据第一方面，本发明涉及一种闪存单元（1,10），其由在绝缘体上半导体衬底上的具有浮置栅极（10,20）的FET晶体管组成，包括半导体材料薄膜（5）通过绝缘（BOX）层，所述晶体管在所述薄膜中具有通道（4），其特征在于，所述晶体管包括两个控制栅极，前控制栅极（12,22）浮动栅极（10,20），并且通过栅极间电介质（13,23）和背控制栅极（6,34-37）分离，其直接位于绝缘（BOX）层下面的基底衬底内为了仅通过绝缘（BOX）层与通道（4）分离，两个控制栅极（10,20; 6,34-37）被设计成组合使用以执行单元编程操作。本发明还延伸到包括根据本发明的第一方面的多个存储单元的存储器阵列，以及制造这种存储单元的方法。

5. 发明公开

EP2249389A3 Photodetecting device 审中-公开
标题翻译：光检测装置
公开(公告)号：EP2249389A3
公开(公告)日：2010-12-15
申请号：EP10174657.6
申请日：2004-02-25
申请人： S.O.I. Tec Silicon on Insulator Technologies
发明人： Dupont, Frédéric , Cayrefourcq, Ian
IPC分类号： H01L27/146
CPC分类号： H01L27/14687 , H01L27/1464
摘要： The invention concerns a method of manufacturing a photodetecting device, characterized in that it comprises the following steps:
(a) providing a first wafer (I), comprising the following steps:
- forming a photosensitive layer (1) made of a material chosen from crystalline semiconductor materials, on a first substrate (5);
- forming a first electrode layer (7) made of an electrically conductive material on the photosensitive layer (1);

(b) providing a second wafer (II), comprising the following steps:
- forming a circuit layer (2) including electronic components on a holding substrate (9),
- forming a field isolation layer (3) covering the circuit layer (2);

(c) bonding the first wafer (I) and the second wafer (II) so as to form a structure comprising successively the holding substrate (9), the circuit layer (2), the field isolation layer (3), the first electrode layer (7), the photosensitive layer (1), and the first substrate (5);
(d) removing the first substrate (5);
(e) forming electrically conductive via (40) so as to electrically connect the photosensitive layer (1) to inputs of some electronic components of the circuit layer (2).
(f) forming a second electrode layer (8) made of a transparent electrical conductive material, such as ITO, on the photosensitive layer (1).

6. 发明公开

EP2190010A2 A method of preparing a thin layer of semiconductor material 审中-公开
标题翻译： Verfahren zur Herstellung einerDünnschichtaus Halbleitermaterial
公开(公告)号：EP2190010A2
公开(公告)日：2010-05-26
申请号：EP10155844.3
申请日：2003-08-11
申请人： S.O.I. Tec Silicon on Insulator Technologies
发明人： Ghyselen, Bruno , Aulnette, Cécile , Osternaud, Bénédite
IPC分类号： H01L21/66
CPC分类号： H01L22/12 , H01L21/02238 , H01L21/02255 , H01L22/20
摘要： The invention relates to a method of preparing a thin layer of semiconductor material, the method including a step (1050') of correcting the thickness of the layer, said step of correcting thickness of the layer itself comprising the following operations: acquiring a measured thickness profile of the layer; deducing thickness correction specifications from the measured thickness profile; and correcting the thickness of the layer in accordance with said specifications; the method being characterized in that thickness correction implements a technique which simultaneously treats the entire surface of the layer, while locally and selectively adapt layer thickness in different regions of the layer surface. The invention also relates to an associated machine.
摘要翻译：本发明涉及一种制备半导体材料薄层的方法，该方法包括校正层的厚度的步骤（1050'），该层本身的厚度校正步骤包括以下操作：获取测量的厚度层的轮廓; 从测量的厚度剖面推导厚度校正规范; 并根据所述规格校正层的厚度; 该方法的特征在于，厚度校正实现了同时处理层的整个表面，同时局部且选择性地适应层表面的不同区域中的层厚度的技术。本发明还涉及一种相关联的机器。

7. 发明公开

EP2023380A1 Procédé et installation pour la fracture d'un substrat composite selon un plan de fragilisation 审中-公开
$Procédé et installation pour la fracture d'un substrat composite selon un plan de fragilisation$
标题翻译：用于由脆性分割平面的手段破的复合基板的方法和装置
公开(公告)号：EP2023380A1
公开(公告)日：2009-02-11
申请号：EP08160680.8
申请日：2008-07-18
申请人： S.O.I. TEC Silicon on Insulator Technologies
发明人： Legros, David
IPC分类号： H01L21/18 , H01L21/762 , H01L21/00
CPC分类号： H01L21/187 , H01L21/67098 , H01L21/76254 , Y10T156/1189 , Y10T156/1972
摘要： L'invention concerne un procédé de fracture d'une structure composite (100) selon un plan de fragilisation défini entre deux couches, le procédé comprenant la réalisation d'une fracture de la structure le long du plan de fragilisation. Lors de la fracture, la structure composite est disposée dans un logement (120) de nacelle et maintenue en contact contre des raidisseurs (118) disposés de part et d'autre de la structure et alignés parallèlement l'un à l'autre.
摘要翻译：该方法包括沿一薄层和其余层即之间限定的脆化平面实现的复合结构（100）的断裂供体基片的负层，E.G. 氮化镓板。该复合结构被维持针对在结构，其中加强件被放置在结构的bothsides并间隔从该结构的压裂过程中能量的释放的时刻加强筋（118）。因此独立claimsoft包括用于热退火安装的吊舱的壳体。

8. 发明公开

EP1865551A2 Procédé de limitation de diffusion en mode lacunaire dans une hétérostructure 审中-公开
标题翻译：在einer Heterostruktur的Verfahren zur Begrenzung der Diffusion imLückenmodus
公开(公告)号：EP1865551A2
公开(公告)日：2007-12-12
申请号：EP07108925.4
申请日：2007-05-25
申请人： S.O.I. TEC Silicon on Insulator Technologies
发明人： Hebras, Xavier
IPC分类号： H01L21/762
CPC分类号： H01L21/76254 , H01L21/26506
摘要： L'invention concerne un procédé de fabrication d'une hétérostructure comprenant au moins une première couche (102) en matériau semi-conducteur sur une deuxième couche (101) en un matériau différent de celui de la première couche. Pour empêcher des éléments du matériau semi-conducteur de diffuser dans la première couche (102) et dans les couches adjacentes en mode lacunaire, le procédé de l'invention comprend une étape d'enrichissement (S2) en défauts interstitiels (105a) de la première couche (102) de manière à limiter la diffusion en mode lacunaire des éléments de la première couche.
摘要翻译：通过在第二层材料上提供具有第一半导体材料层的半导体结构来减少半导体结构制造过程中的空位扩散，其中半导体材料包括能够通过空位扩散机构扩散到第二层或相邻层中的元件; 并且将附加元素注入到第一层的半导体材料中，其量产生间隙缺陷以限制或防止元件到第二层的空位扩散。还包括一种独立权利要求，该半导体结构包括在第二材料层上的第一半导体材料层，其中半导体材料包括能够通过空位扩散机构扩散到第二层或相邻层中的元件; 以及以一定量注入第一层的半导体材料的附加元素，以产生间隙缺陷以限制或防止元件进入第二层的空位扩散。

9. 发明公开

EP1324385A3 Procédé de report de couches minces semi-conductrices et procéde d'obtention d'une plaquette donneuse pour un tel procédé de report 有权
标题翻译：转移半导体薄膜和制造晶片作为所述方法的用于传输的薄膜源的方法的方法
公开(公告)号：EP1324385A3
公开(公告)日：2003-09-17
申请号：EP02293182.8
申请日：2002-12-20
申请人： S.O.I. Tec Silicon on Insulator Technologies
发明人： Letertre, Fabrice , Maurice, Thibaut
IPC分类号： H01L21/18 , H01L21/20 , H01L21/762 , H01L29/12
CPC分类号： H01L21/2007 , H01L21/76251 , Y10S438/954 , Y10S438/964
摘要： Un procédé de report de couches minces successives d'un matériau semi-conducteur d'une plaquette donneuse vers une plaquette receveuse comprend les étapes suivantes : (a) assembler une tranche massive constituée du matériau semi-conducteur avec un support pour former la plaquette donneuse avec une couche donneuse (102) dudit matériau semi-conducteur et une couche support (20), (b) créer dans la couche donneuse une zone de fragilisation (12), (c) coller la plaquette donneuse sur la plaquette receveuse (40) au niveau de la face libre de la couche donneuse, (d) effectuer une séparation au niveau de la zone de fragilisation, une couche mince (101) du matériau semi-conducteur étant ainsi reportée de la plaquette donneuse sur la plaquette receveuse, et (e) répéter les opérations (b) à (d) sans que la couche support de la plaquette donneuse ne soit entamée. Un procédé d'obtention d'une plaquette donneuse est également proposé.
摘要翻译：从供体晶片（30）到接收器晶片半导体的连续薄层的转移涉及秉承施体晶片到接收机晶片在施体晶片的施体层（10）的自由表面，并且传递环的薄半导体层（ 10）从通过在供体层中分离到脆化区施主晶片到接收晶片。半导体的连续薄层的转移从一个供体晶片到接收机晶片包括：（a）组装一体晶片，其包括半导体材料与载体，以形成机械稳定的组件包括一个供体晶片（30），其包括100-300 半导体材料的微米厚的施体层（10）和100-300微米厚的支撑层（20）; （B）在脆化区在所述施主层的受控深度（10）创建; （C）粘附所述施体晶片（30）到接收器晶片在施体晶片的施体层（10）的自由表面（30）; （D）传递环通过实现在脆化区分离半导体材料的薄层从施主晶片（30）到接收器晶片; 及（e）重复操作（b）至（d）在不损坏所述施主晶片（30）的支撑层（20）。操作（a）到（d）重复的选择作为施体层（10）和脆化区的深度的厚度的函数的最大次数。步骤（a）是由体晶片和所述支撑件的抛光表面之间的分子粘附或高温焊接实现。阶段（b）通过气态物质的注入实现。阶段（c）通过分子粘附实现。阶段（d）中，通过施加热和/或机械应力实现。半导体材料是单晶半导体，优选为Si，SiC和宽间隙单 - 或多 - 金属氮化物，尤其是爱的GaN。该支撑件从包括以下的组的材料相同的材料作为单晶选择，但所有这些都是低质量的单晶，或者是多晶的，或是不同的聚型的。支撑层（20）选自Si，氮化镓，碳化硅，氮化镓，碳化硅，氮化铝和蓝宝石中选择。独立claimsoft给出用于施体晶片的制造方法。

10. 发明公开

EP2363886A1 Data path cell on an SeOI substrate with a buried back control gate beneath the insulating layer 审中-公开
标题翻译：上的SeOI衬底上的数据通路单元与隐藏背控制栅极与绝缘膜
公开(公告)号：EP2363886A1
公开(公告)日：2011-09-07
申请号：EP10195783.5
申请日：2010-12-17
申请人： S.O.I. Tec Silicon on Insulator Technologies
发明人： Mazure, Carlos , Ferrant, Richard
IPC分类号： H01L27/12
CPC分类号： H01L27/1203 , H01L29/78609 , H01L29/78648
摘要： The invention relates, according to a first aspect, to a data path cell specifically adapted to its environment for use in an integrated circuit produced on a semiconductor-on-insulator substrate comprising a thin layer of semiconductor material separated from a bulk substrate by an insulating layer, the cell comprising an array of field-effect transistors, each transistor having, in the thin layer, a source region (S 7 ), a drain region (D 7 ) and a channel region (C 7 ) which is bounded by the source and drain regions, and further including a front gate control region (GA 7 ) formed above the channel region, characterized in that at least one transistor (T 7 ) has a back gate control region (GN 2 ) formed in the bulk substrate beneath the channel region, the back gate region being able to be biased so as to modify the performance characteristics of the transistor.
摘要翻译：本发明涉及，雅鼎的第一方面，涉及一种数据通路单元具体angepasst其对使用环境中对包括在绝缘通过从体衬底分开的半导体材料的薄层的半导体绝缘体上的基板产生的集成电路层，其由限定的细胞，其包含场效应晶体管的阵列，其具有，在薄层，源极区（S 7），漏极区（D 7）和沟道区中的每个晶体管（C 7）所有源和漏区，并且还包括在所述沟道区之上形成的前栅极控制区（GA 7），在其特点做至少一个晶体管（T 7）具有背栅控制区域在本体的基体构成的下方（GN 2）沟道区域中，能够在背栅区被偏置以改变晶体管的性能特性。

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