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71. 发明公开

EP1867048A1 ELECTRONIC DEVICE 审中-公开
标题翻译：电子设备
公开(公告)号：EP1867048A1
公开(公告)日：2007-12-19
申请号：EP06727751.7
申请日：2006-03-28
申请人： NXP B.V.
发明人： PHAM, Chau, B. , VERDAASDONK, Johannes, P., M. , KORENHOF, Michel, C.
IPC分类号： H03K19/003 , H03K19/0185
CPC分类号： H03K19/003 , H03K19/0185
摘要： An electronic device is provided which comprises at least one first power domain (PDl) having a first supply voltage (VDDl) and at least one second power domain (PD2) having a second supply voltage (VDD2). The second power domain (PD2) comprises an input circuitry (IM) for coupling the output (CS) of the first power domain (PDl) to the second power domain (PD2). The input circuitry (IM) comprises a leakage current reduction means (N3) for reducing the leakage current through the input circuitry (IM). The leakage current reduction means (N3) is controlled by the output (O) of the second power domain (PD2).
摘要翻译：提供了包括具有第一电源电压（VDD1）的至少一个第一电力域（PD1）和具有第二电源电压（VDD2）的至少一个第二电力域（PD2）的电子设备。第二电力域（PD2）包括用于将第一电力域（PD1）的输出（CS）耦合到第二电力域（PD2）的输入电路（IM）。输入电路（IM）包括用于降低通过输入电路（IM）的泄漏电流的泄漏电流降低装置（N3）。泄漏电流降低装置（N3）由第二电力域（PD2）的输出（O）控制。

72. 发明公开

EP0886381A1 Output logic setting circuit in semiconductor integrated circuit. 失效
标题翻译：在Halbleiter-IC-Schaltung的EinstellschaltungfürAusgangslogikpegel
公开(公告)号：EP0886381A1
公开(公告)日：1998-12-23
申请号：EP98250184.3
申请日：1998-05-28
申请人： NEC CORPORATION
发明人： Matsushita, Hiroshi
IPC分类号： H03K19/173 , H03K19/003
CPC分类号： H03K19/1731 , H03K19/003 , H03K19/1735
摘要： An output logic setting circuit includes a fusible fuse element (8) which is selectively rendered conductive or disconnected by external signal operation. The output logic setting circuit is designed to output, from an output terminal (10), an output logic set when the fuse element (8) is rendered conductive or disconnected. The output logic setting circuit includes an inverter circuit (102) which is arranged between the fuse element (8) and the output terminal and has a threshold larger than a predetermined value.
摘要翻译：输出逻辑设置电路包括可选择地通过外部信号操作导通或断开的可熔熔丝元件（8）。输出逻辑设置电路被设计为当熔丝元件（8）导通或断开时从输出端子（10）输出输出逻辑组。输出逻辑设置电路包括设置在熔丝元件（8）和输出端子之间并具有大于预定值的阈值的反相器电路（102）。

73. 发明授权

EP0334784B1 Analog macro embedded in a digital gate array 失效
标题翻译：在数字门阵列嵌入式模拟宏电路。
公开(公告)号：EP0334784B1
公开(公告)日：1994-11-17
申请号：EP89480033.3
申请日：1989-02-28
申请人： International Business Machines Corporation
发明人： Mosley, Joseph Michael , Mullgrav Allan Leslie, Jr. , Noto, Philip Krankie , Peterson, Clarence Ivan, Jr. , Culican, Edward Francis, Sr. , Davis, John Donald , Ewen, John Farley , McCabe, Scott Allan , Pritzlaff, Philipp Edward, Jr.
IPC分类号： H03L7/22 , H03L7/06 , H03K19/003
CPC分类号： H01L27/118 , H03K19/003 , H03L7/07 , H03L7/0995 , H03L7/23

74. 发明公开

EP0615639A1 DIGITAL CIRCUITS 失效
标题翻译：数字电路。
公开(公告)号：EP0615639A1
公开(公告)日：1994-09-21
申请号：EP92924778.0
申请日：1992-12-03
申请人： BRITISH TECHNOLOGY GROUP LIMITED
发明人： JONES, Simon, Richard , LLOYD, David, William
IPC分类号： G06F11 , H03K19
CPC分类号： H03K19/003 , G06F11/08
摘要： Le contrôle de circuits numériques pose des problèmes car on ne peut pas détecter tous les défauts de blocage en fonctionnement. L'invention décrit des circuits de liaison (12, 13, 14) et des circuits logiques fonctionnels (10, 11) qu'on peut utiliser ensemble, de façon à constituer un système arrêtant le fonctionnement à l'apparition d'un défaut de blocage. Chaque circuit de liaison (12) reçoit une première entrée (16) provenant de la sortie d'un circuit précédent (10), ainsi qu'une deuxième entrée (15) provenant de la sortie d'un circuit suivant (20), les deux circuits étant situés à proximité du circuit de liaison. Le codage de signal utilisé est conçu pour qu'en fonctionnement normal, ces deux sorties soient différentes de façon prédéterminée et, dans le cas contraire, cela indique l'apparition d'un défaut. De ce fait, si les sorties ne présentent pas la différence prédéterminée, le circuit de liaison n'effectue pas le passage de sa première entrée vers sa sortie. Ceci permet d'arrêter le fonctionnement du système et de le laisser dans un état à partir duquel on peut localiser le défaut.

75. 发明授权

EP0307323B1 Bipolar-complementary metal oxide semiconductor inverter 失效
标题翻译：逆变器具有双极晶体管和互补MOS晶体管。
公开(公告)号：EP0307323B1
公开(公告)日：1994-07-27
申请号：EP88402287.2
申请日：1988-09-09
申请人： FUJITSU LIMITED
发明人： Koshizuka, Atsuo
IPC分类号： H03K19/082 , H03K19/094 , H03K19/003
CPC分类号： H03K19/09448 , H03K17/0826 , H03K19/003

76. 发明公开

EP0318575A4 PROGRAMMABLE LEVEL SHIFTING INTERFACE DEVICE. 失效
标题翻译：可编程级移动接口。
公开(公告)号：EP0318575A4
公开(公告)日：1990-01-08
申请号：EP88906299
申请日：1988-06-01
申请人： GRUMMAN AEROSPACE CORP
发明人： WEICK JOHN M
IPC分类号： G01R31/28 , H03K5/02 , H03K19/00 , H03K19/003 , H03K19/01 , H03K19/0175
CPC分类号： H03K19/0002 , H03K19/003 , H03K19/01

77. 发明公开

EP0318575A1 PROGRAMMABLE LEVEL SHIFTING INTERFACE DEVICE 失效
标题翻译：可编程级移动接口。
公开(公告)号：EP0318575A1
公开(公告)日：1989-06-07
申请号：EP88906299.0
申请日：1988-06-01
申请人： GRUMMAN AEROSPACE CORPORATION
发明人： WEICK, John, M.
IPC分类号： G01R31 , H03K5 , H03K19
CPC分类号： H03K19/0002 , H03K19/003 , H03K19/01
摘要： Circuit d'interface programmable de changement de niveau logique produisant des signaux de sortie de niveaux élevé et faible programmables à partir de signaux d'entrée TTL (12). Des niveaux logiques supérieur et inférieur programmables (30, 30a) sont disponibles à la sortie, ce qui permet de tester une grande variété de circuits numériques différents (11).

78. 发明公开

EP0173744A1 FUNCTIONALLY REDUNDANT LOGIC NETWORK ARCHITECTURES WITH LOGIC SELECTION MEANS 失效
标题翻译： FUNKTIONELLE，冗余LOGIKNETZWERKARCHITEKTUREN LOGIKAUSWAHLMITTELN MIT。
公开(公告)号：EP0173744A1
公开(公告)日：1986-03-12
申请号：EP85901763.0
申请日：1985-03-14
申请人： MOORE, Donald W. , VERSTRAETE, Rik A.
发明人： MOORE, Donald W. , VERSTRAETE, Rik A.
IPC分类号： G06F11 , H03K19
CPC分类号： H03K19/1733 , H03K19/003 , H03K19/1737 , H03K19/17704 , H03K19/17728 , H03K19/17764
摘要： Une structure de porte programmable (20) comportant une architecture fonctionnelle redondante pour améliorer la fiabilité et les rendements de production comporte une pluralité de noeux à deux entrées (10) dont au moins certains peuvent être programmés par des états de commande (24, 26 et 28) pour changer la fonction logique de la structure de porte. Le caractère redondant est donné par des versions de la structure de porte où le nombre des états de commande possible est supérieur au nombre des fonctions logiques que l'on attend de la structure de porte. Ce caractère redondant accroît la probabilité du fonctionnement de la structure de porte en dépit d'erreurs logiques et rend ladite structure de porte appropriée pour une reprogrammation en réponse aux erreurs détectées afin d'obtenir une fonction de porte désirée. Un certain nombre de modes de réalisation comporte des simplifications architecturales sélectionnées où certains noeux d'un réseau sont fixés logiquement afin de réduire le nombre les lignes de commande. Sont également décrits des programmes informatiques d'illustration pour produire les signaux de ligne de commande corrects pour une fonction de porte sélectionnée dans de tels modes de réalisation.

79. 发明公开

EP0032746A1 Logikschaltkreis 失效
标题翻译： Logikschaltkreis。
公开(公告)号：EP0032746A1
公开(公告)日：1981-07-29
申请号：EP81100379.7
申请日：1981-01-20
申请人： YAMATAKE-HONEYWELL CO. LTD.
发明人： Yamamoto, Yuji
IPC分类号： H03K19/003 , H03K19/20
CPC分类号： H03K19/007 , H03K19/003
摘要： Ein Logikschaltkreis zur Verknüpfung mehrerer Eingangssignale (E1 bis E4) und zur Abgabe eines Ausgangssignals (A) aufgrund der verknüpften Eingangssignale (E1 bis E4) besteht aus mehreren hintereinander geschalteten von jeweils einem Eingangssignal und von einer vorangehenden Schaltstufe beaufschlagten Schaltstufen (Sl bis S4), die in Abhängigkeit von ihrer Beaufschlagung einen kurzgeschlossenen oder offenen Ausgang aufweisen. Der Logikschaltkreis führt je nach Aufbau eine UND- oder NAND-Verknüpfung der Eingangssignale (E1 bis E4) aus, wobei der Ausgang A bei Auftreten bestimmter Fehler in der Schaltung in den kurzgeschlossenen Zustand geht.
摘要翻译：用于组合多个输入信号（E1至E4）并用于由于组合的输入信号（E1至E4）输出输出信号（A）的逻辑电路由几个级联的开关级（S1至S4）组成，在每种情况下，输入信号和前一个开关级被连接，并且根据连接到它们的内容而显现出短路或开路输出。根据配置，逻辑电路执行输入信号（E1至E4）的逻辑AND或NAND组合，当电路中发生特定故障时，输出A进入短路状态。

80. 发明公开

EP3353894A1 INVERSELY PROPORTIONAL VOLTAGE-DELAY BUFFERS FOR BUFFERING DATA ACCORDING TO DATA VOLTAGE LEVELS 审中-公开
公开(公告)号：EP3353894A1
公开(公告)日：2018-08-01
申请号：EP16778137.6
申请日：2016-09-09
申请人： Qualcomm Incorporated
发明人： PUCKETT, Joshua, Lance
IPC分类号： H03K19/003 , H03K19/0185
CPC分类号： H03K19/003 , H03K19/00315 , H03K19/018507
摘要： Inversely proportional voltage-delay buffers for buffering data according to data voltage levels are disclosed. In one aspect, an inversely proportional voltage-delay buffer is configured to buffer a data signal for an amount of time that is inversely proportional to a voltage level of the data signal. The inversely proportional voltage-delay buffer includes an inversion circuit and pass circuit. The inversion circuit is configured to generate a control signal that is the logic inverse of the data signal. Notably, the control signal transitions at a rate proportional to the voltage level of the data signal. The pass circuit is configured to generate a weak logic state of the data signal when the data signal and the control signal have the same logic state. The pass circuit is configured to generate a strong logic state of the data signal when the data input and the control signal have opposite logic states.

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