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    • 1. 发明授权
      US5553104A Information recording/reproducing apparatus having a clock timing extraction circuit for extracting a clock signal from an input data signal 失效
    • Information recording/reproducing apparatus having a clock timing extraction circuit for extracting a clock signal from an input data signal
    • 具有用于从输入数据信号中提取时钟信号的时钟定时提取电路的信息记录/再现装置
    • US5553104A
    • 1996-09-03
    • US266779
    • 1994-06-29
    • Terumi Takashi , Akihiko Hirano , Kazunori Iwabuchi , Hideyuki Yamakawa , Yoshiteru Ishida , Kazuhisa Shiraishi , Kazutoshi Ashikawa
    • Terumi Takashi , Akihiko Hirano , Kazunori Iwabuchi , Hideyuki Yamakawa , Yoshiteru Ishida , Kazuhisa Shiraishi , Kazutoshi Ashikawa
    • G11B20/14 , G11B27/30 , H03L7/06 , H03L7/081 , H03L7/099 , H03L7/183 , H04L7/033 , H03D3/24
    • H03L7/0996 , G11B20/1403 , G11B27/30 , H03L7/081 , H03L7/183 , H04L7/0337
    • A clock timing extraction circuit for use in an information recording/reproducing apparatus has a phase comparator for comparing the reproduced signal with a selected clock signal to generate a phase error signal, a clock signal generation circuit for adjusting frequency to cause the error signal to approach zero according to the phase error signal and outputting a plurality of clock signals having mutually different phase differences, a selection circuit for outputting one of the plurality of clock signals on the basis of a selection signal, a phase difference judgement circuit for determining one of the plurality of clock signals having a minimum phase error (Vdet) and generating a selection signal for selection of the clock signal having the minimum phase difference, and a freeze circuit for blocking an output of the phase comparator until the clock signal having the minimum phase error is selected. The information recording/reproducing apparatus has an AGC circuit for limiting an amplitude of a reproduced signal received from a recording medium, the aforementioned clock timing extraction circuit, and a decoder circuit. The clock timing extraction circuit extracts a clock signal from an output signal of the AGC circuit and the decoder decodes the output signal of the AGC circuit on the basis of the extracted clock signal.
    • 用于信息记录/再现装置的时钟定时提取电路具有一个相位比较器，用于将再生信号与所选择的时钟信号进行比较以产生相位误差信号;时钟信号产生电路，用于调整频率以使误差信号接近 根据相位误差信号输出零，并输出具有相互不同的相位差的多个时钟信号，用于基于选择信号输出多个时钟信号中的一个的选择电路，用于确定其中之一的相位差判定电路 具有最小相位误差（Vdet）的多个时钟信号，并且产生用于选择具有最小相位差的时钟信号的选择信号，以及用于阻止相位比较器的输出的冻结电路，直到具有最小相位误差的时钟信号 被选中。 信息记录/重放装置具有用于限制从记录介质接收的再现信号的幅度的AGC电路，上述时钟定时提取电路和解码器电路。 时钟定时提取电路从AGC电路的输出信号中提取时钟信号，解码器根据所提取的时钟信号对AGC电路的输出信号进行解码。
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    • 3. 发明授权
      US6104331A Reproduced signal processing method, reproduced signal processing circuit, and a magnetic storage apparatus 有权
    • Reproduced signal processing method, reproduced signal processing circuit, and a magnetic storage apparatus
    • 再现信号处理方法，再现信号处理电路和磁存储装置
    • US6104331A
    • 2000-08-15
    • US161734
    • 1998-09-29
    • Yoshiteru Ishida , Naoki Satoh , Terumi Takashi , Akihiko Hirano , Seiichi Mita
    • Yoshiteru Ishida , Naoki Satoh , Terumi Takashi , Akihiko Hirano , Seiichi Mita
    • G11B5/09 , G11B5/012 , G11B19/04 , G11B20/10 , G11B20/24 , G11B23/00 , H03M1/12 , G11B5/02
    • G11B19/04 , G11B20/10009 , G11B20/24 , G11B5/012 , G11B23/0007 , G11B5/09
    • A reproduced signal processing circuit includes a variable gain amplifier to which a signal read from a medium by a reproducing head is inputted; an analog-to-digital converter for converting a signal outputted from the variable gain amplifier into a digital signal; and a variable frequency oscillator for supplying an operation clock signal to the analog-to-digital converter. A reproduced signal processing method includes the steps of operating a first control loop for controlling the variable gain amplifier; operating at least either one of a second control loop and a third control loop, the second control loop controlling the variable frequency oscillator, the third control loop controlling the variable frequency oscillator; filtering by analog filter means the read signal inputted to the variable gain amplifier; operating at least one of first, second, and third noise detecting operations, the first noise detecting operation detecting presence or absence of a noise by comparing an amplitude of the output signal from the variable gain amplifier with a predetermined threshold value, the second noise detecting operation detecting a noise during an operation period of the second control loop, the third noise detecting operation detecting a noise during an operation period of the third control loop; and changing the range of cutoff frequency of the analog filter means in accordance with a result from at least one of the first, second, and third noise detecting operations, thereby controlling at least one of the first, second, and third control loops.
    • 再现信号处理电路包括可变增益放大器，从再现头从介质读取的信号被输入到该可变增益放大器; 用于将从可变增益放大器输出的信号转换为数字信号的模拟 - 数字转换器; 以及用于向模数转换器提供操作时钟信号的可变频率振荡器。 再现信号处理方法包括以下步骤：操作用于控制可变增益放大器的第一控制环路; 操作第二控制回路和第三控制回路中的至少一个，控制可变频率振荡器的第二控制回路，控制可变频率振荡器的第三控制回路; 通过模拟滤波器滤波意味着输入到可变增益放大器的读取信号; 操作第一，第二和第三噪声检测操作中的至少一个，所述第一噪声检测操作通过将来自可变增益放大器的输出信号的幅度与预定阈值进行比较来检测噪声的存在或不存在，第二噪声检测 操作在第二控制回路的操作期间检测噪声，第三噪声检测操作在第三控制回路的操作期间检测噪声; 以及根据第一，第二和第三噪声检测操作中的至少一个的结果改变模拟滤波器装置的截止频率的范围，从而控制第一，第二和第三控制回路中的至少一个。
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    • 9. 发明授权
      US06725418B2 Decoding circuit using path sequence including feed-back type path sequence storing blocks 有权
    • Decoding circuit using path sequence including feed-back type path sequence storing blocks
    • 使用包括反馈型路径序列存储块的路径序列的解码电路
    • US06725418B2
    • 2004-04-20
    • US09994062
    • 2001-11-27
    • Hideki Sawaguchi , Akihiko Hirano , Seiichi Mita , Terumi Takashi
    • Hideki Sawaguchi , Akihiko Hirano , Seiichi Mita , Terumi Takashi
    • H03M1341
    • G11B20/10296 , G11B20/10009 , H03M13/3961 , H03M13/41 , H03M13/6343 , H03M13/6502
    • A maximum likelihood decoding circuit is arranged to reduce the power consumption through the effect of the Viterbi algorithm. A plurality of storing elements 61a to 61h located vertically in a column and for storing each state survivor path information at the same time point are treated as storing element blocks 60(1) to 60(D) in a manner to correspond to the combination (state) of intra-code interferences. The outputs from the storing elements 61a to 61h are again applied into the inputs of the corresponding storing elements contained in the same storing element block through the path history selecting circuits 62a to 62h. Each of the storing element block 60(1) to 60(D) is periodically started on the input timing of a receiving signal at each processing time point by starting points (pointers) 63(1) to 63(D) outputted from a starting signal (pointer) generating circuit 68. A storing element block output circuit 64 and storing element block output terminals 65(1) to 65(D) are provided in each of the storing element blocks 60(1) to 60(D) so that a path memory circuit output 67 may be outputted through an OR circuit 66.
    • 布置最大似然解码电路，通过维特比算法的效果来降低功耗。 在同一时间点垂直定位并用于存储每个状态幸存者路径信息的多个存储元件61a至61h以对应于组合的方式被视为存储元件块60（1）至60（D） 状态）的代码间干扰。 存储元件61a至61h的输出通过路径历史选择电路62a至62h再次应用于包含在相同存储元件块中的相应存储元件的输入。 存储元件块60（1）〜（D）中的每一个在每个处理时间点的接收信号的输入定时通过起始点（指针）63（1）至63（D）从起始点 信号（指针）产生电路68.存储元件块输出电路64和存储元件块输出端子65（1）至65（D）中的每一个都设置在每个存储元件块60（1）至60（D）中，使得 可以通过OR电路66输出路径存储器电路输出67。
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