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    • 5. 发明授权
      US08270239B2 Semiconductor memory device and methods of performing a stress test on the semiconductor memory device 失效
    • Semiconductor memory device and methods of performing a stress test on the semiconductor memory device
    • 半导体存储器件以及对半导体存储器件进行应力测试的方法
    • US08270239B2
    • 2012-09-18
    • US12330747
    • 2008-12-09
    • Nan Chen , Changho Jung , Zhiqin Chen
    • Nan Chen , Changho Jung , Zhiqin Chen
    • G11C29/50 , G11C29/06 , G11C29/00 , G11C11/41 , G11C11/413 , G11C8/08 , G11C7/12
    • G11C29/50 , G11C11/41 , G11C29/24 , G11C2029/1204
    • A semiconductor memory device and method of performing a stress test on a semiconductor memory device are provided. In an example, the semiconductor memory device includes a multiplexer arrangement configured to switch a timing signal that controls an internal timing of the semiconductor memory device from an internal signal to an external signal during a stress mode, and further includes one or more word lines of the semiconductor memory device receiving a stress voltage during the stress mode, a duration of the stress mode based upon the external signal. In another example, the semiconductor memory device includes one or more word lines configured to receive a stress voltage during a stress mode, and a precharge circuit configured to provide a precharge voltage to a bit line of the semiconductor memory device during the stress mode.
    • 提供一种在半导体存储器件上执行应力测试的半导体存储器件和方法。 在一个示例中，半导体存储器件包括复用器装置，其被配置为在应力模式期间将控制半导体存储器件的内部定时的定时信号从内部信号切换到外部信号，并且还包括一个或多个字线 在应力模式期间接收应力电压的半导体存储器件，基于外部信号的应力模式的持续时间。 在另一示例中，半导体存储器件包括被配置为在应力模式期间接收应力电压的一个或多个字线，以及被配置为在应力模式期间向半导体存储器件的位线提供预充电电压的预充电电路。
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    • 8. 发明申请
      US20090231934A1 Advanced Bit Line Tracking in High Performance Memory Compilers 有权
    • Advanced Bit Line Tracking in High Performance Memory Compilers
    • 高性能内存编译器中的高级位线跟踪
    • US20090231934A1
    • 2009-09-17
    • US12048676
    • 2008-03-14
    • Chang Ho Jung , Nan Chen , Zhiqin Chen
    • Chang Ho Jung , Nan Chen , Zhiqin Chen
    • G11C7/00 , G11C8/00
    • G11C7/14 , G11C7/08 , G11C7/22
    • A method accurately tracks a bit line maturing time for compiler memory. The method includes enabling a dummy word line in response to an internal clock signal. The dummy word line is enabled prior to enabling a real word line. A dummy bit line is matured in response to enabling of the dummy word line. The dummy bit line matures at a same rate that a real bit line matures. The method also includes disabling the dummy word line in response to determining a threshold voltage differential based on monitoring maturation of the dummy bit line. The real word line is enabled a predefined delay after enabling of the dummy word line. Similarly, the word line is disabled the predefined delay after disabling of the dummy word line. In response to disabling the dummy word line, a sense enable signal is generated.
    • 一种方法准确地跟踪编译器存储器的位线成熟时间。 该方法包括响应于内部时钟信号启用伪字线。 虚拟字线在启用实际字线之前被使能。 虚拟位线响应于虚拟字线的使能而成熟。 虚拟位线以与实际位线成熟的相同速率成熟。 该方法还包括响应于基于虚拟位线的监视成熟确定阈值电压差来禁用该虚拟字线。 在使能虚拟字线之后，实际字线被启用预定义的延迟。 类似地，在禁用虚拟字线之后，字线被禁用预定义的延迟。 响应于禁用虚拟字线，产生感测使能信号。
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    • 9. 发明申请
      US20080037338A1 SELF-TIMING CIRCUIT WITH PROGRAMMABLE DELAY AND PROGRAMMABLE ACCELERATOR CIRCUITS 有权
    • SELF-TIMING CIRCUIT WITH PROGRAMMABLE DELAY AND PROGRAMMABLE ACCELERATOR CIRCUITS
    • 具有可编程延时和可编程加速电路的自适应电路
    • US20080037338A1
    • 2008-02-14
    • US11614828
    • 2006-12-21
    • Zhiqin Chen , Chang Ho Jung
    • Zhiqin Chen , Chang Ho Jung
    • G11C7/00
    • G11C7/22 , G11C7/14 , G11C7/222 , G11C11/41 , G11C11/417 , G11C29/02 , G11C29/023
    • A memory has a novel self-timing circuit that generates internal memory control signals. Control signals may include an address latch enable signal, a decoder enable signal, and a sense amplifier enable signal. The circuit has a timing loop whose timing mimics the timing of an access of the real memory. The timing loop includes dummy bit cells of identical construction to bit cells in the real array being accessed, a programmable delay circuit, and a programmable accelerator circuit. The dummy bit cells cause the timing of the control signals to track speed changes in the memory array being accessed. The programmable delay and accelerator circuits are usable to slow or speed the timing loop. The programmable delay and accelerator circuits are usable to achieve a desired yield to memory access speed tradeoff. Flexibility of the timing loop allows a memory to be designed before memory access timing characteristics are fixed.
    • 存储器具有产生内部存储器控制信号的新型自定时电路。 控制信号可以包括地址锁存使能信号，解码器使能信号和读出放大器使能信号。 该电路具有定时循环，其定时模拟实际存储器的访问定时。 定时回路包括与要访问的实数阵列中的位单元相同结构的虚拟位单元，可编程延迟电路和可编程加速器电路。 虚拟位单元使得控制信号的定时跟踪所访问的存储器阵列中的速度变化。 可编程延迟和加速器电路可用于减慢或加速定时回路。 可编程延迟和加速器电路可用于实现对存储器访问速度权衡的期望收益。 定时循环的灵活性允许在存储器访问定时特性固定之前设计存储器。
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