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1. 发明专利

JP2013080490A Gathering and scattering multiple data elements 有权
标题翻译：获取和散射多个数据元素
公开(公告)号：JP2013080490A
公开(公告)日：2013-05-02
申请号：JP2012261129
申请日：2012-11-29
申请人： Intel Corp , インテルコーポレイション
发明人： HUGHES CHRISTOPHER , CHEN YEAN-KUANG , BOMB MAYANK , BRANDT JASON W , BUXTON MARK J , CHARNEY MARK J , CHENNUPATY SRINIVAS , CORBAL JESUS , DIXON MARTIN G , GIRKAR MILIND B , HALL JONATHAN C , IDO HIDEKI SAITO , LACHNER PETER , NEIGER GILBERT , NEWBURN CHRIS J , PARTHASARATHY RAJESH S , TOLL BRET L , VALENTINE ROBERT , WIEDEMEIER JEFFREY G
IPC分类号： G06F9/30 , G06F9/48 , G06F11/28 , G06F12/10 , G06F17/16
CPC分类号： G06F9/30018 , G06F9/30032 , G06F9/30036 , G06F9/30043 , G06F9/30109 , G06F9/3865
摘要： PROBLEM TO BE SOLVED: To provide a processor which reduces overhead in gathering and scattering multiple data elements.SOLUTION: Efficient data transfer operations can be achieved by: decoding by a processor device 140, 160, a single instruction specifying a transfer operation for a plurality of data elements between a first storage location and a second storage location; issuing the single instruction for execution by an operation execution unit in the processor; detecting occurrence of an exception during execution of the single instruction; and, in response to the exception, delivering pending traps or interrupts to an exception handler prior to delivering the exception.
摘要翻译：要解决的问题：提供一种减少收集和散射多个数据元素的开销的处理器。解决方案：可以通过以下方式来实现有效的数据传送操作：由处理器设备140,160解码指定在第一存储位置和第二存储位置之间的多个数据元素的传送操作的单个指令; 发出由处理器中的操作执行单元执行的单个指令; 在单个指令的执行期间检测异常的发生; 并且响应于异常，在传递异常之前将异常陷阱或中断传递给异常处理程序。版权所有（C）2013，JPO＆INPIT

2. 发明专利

JP2011134318A Gathering and scattering multiple data elements 有权
标题翻译：获取和散射多个数据元素
公开(公告)号：JP2011134318A
公开(公告)日：2011-07-07
申请号：JP2010273399
申请日：2010-12-08
申请人： Intel Corp , インテルコーポレイション
发明人： HUGHES CHRISTOPHER , CHEN YEAN-KUANG , BOMB MAYANK , BRANDT JASON W , BUXTON MARK J , CHARNEY MARK J , CHENNUPATY SRINIVAS , CORBAL JESUS , DIXON MARTIN G , GIRKAR MILIND B , HALL JONATHAN C , IDO HIDEKI SAITO , LACHNER PETER , NEIGER GILBERT , NEWBURN CHRIS J , PARTHASARATHY RAJESH S , TOLL BRET L , VALENTINE ROBERT , WIEDEMEIER JEFFREY G
IPC分类号： G06F9/30 , G06F9/48 , G06F12/08 , G06F15/80
CPC分类号： G06F9/30018 , G06F9/30032 , G06F9/30036 , G06F9/30043 , G06F9/30109 , G06F9/3865
摘要： PROBLEM TO BE SOLVED: To achieve to gather and scatter multiple data elements.
SOLUTION: Efficient data transfer processing can be achieved by: a step of decoding by a processor device, a single instruction specifying transfer processing for a plurality of data elements between a first storage area and a second storage area; a step of issuing the single instruction for execution by an execution unit in the processor; a step of detecting the occurrence of an exception during execution of the single instruction; and in response to the exception, a step of delivering pending traps or interrupts to an exception handler before delivering the exception.
COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：实现收集和分散多个数据元素。解决方案：可以通过以下步骤来实现有效的数据传送处理：由处理器设备解码的步骤，指定在第一存储区域和第二存储区域之间的多个数据元素的传送处理的单个指令; 发出处理器中由执行单元执行的单个指令的步骤; 在单个指令的执行期间检测异常的发生的步骤; 并且响应于异常，在传递异常之前，将异常陷阱或中断传递到异常处理程序的步骤。版权所有（C）2011，JPO＆INPIT

3. 发明公开

KR20200140395A 이종 컴퓨팅을 위한 시스템들, 방법들, 및 장치들 审中-公开
公开(公告)号：KR20200140395A
公开(公告)日：2020-12-15
申请号：KR20207034869
申请日：2016-12-31
申请人： INTEL CORP
发明人： SANKARAN RAJESH M , NEIGER GILBERT , RANGANATHAN NARAYAN , VAN DOREN STEPHEN R , NUZMAN JOSEPH , MCDONNELL NIALL D , O'HANLON MICHAEL A , MOSUR LOKPRAVEEN B , DRYSDALE TRACY GARRETT , NURVITADHI ERIKO , MISHRA ASIT K , VENKATESH GANESH , MARR DEBORAH T , CARTER NICHOLAS P , PEARCE JONATHAN D , GROCHOWSKI EDWARD T , GRECO RICHARD J , VALENTINE ROBERT , CORBAL JESUS , FLETCHER THOMAS D , BRADFORD DENNIS R , MANLEY DWIGHT P , CHARNEY MARK J , COOK JEFFREY J , CAPRIOLI PAUL , YAMADA KOICHI , GLOSSOP KENT D , SHEFFIELD DAVID B
IPC分类号： G06F9/48 , G06F9/38
摘要： 이종컴퓨팅을위한시스템들, 방법들, 및장치들의실시예들이설명된다. 일부실시예들에서, 하드웨어이종스케줄러는복수의이종처리요소들중 하나이상의이종처리요소상에서의실행을위해명령어들을디스패치하고, 명령어들은복수의이종처리요소들중 하나이상의이종처리요소에의해처리될코드조각에대응하고, 명령어들은복수의이종처리요소들중 하나이상의이종처리요소중의적어도하나의이종처리요소에대한고유명령어들이다.

4. 发明申请

WO2012087548A3 VECTOR CONFLICT INSTRUCTIONS 审中-公开
标题翻译：矢量冲突指示
公开(公告)号：WO2012087548A3
公开(公告)日：2012-08-16
申请号：PCT/US2011063307
申请日：2011-12-05
申请人： INTEL CORP , HUGHES CHRISTOPHER J , CHARNEY MARK J , CHEN YEN-KUANG , CORBAL JESUS , FORSYTH ANDREW T , GIRKAR MILIND B , HALL JONATHAN C , IDO HIDEKI , VALENTINE ROBERT , WIEDEMEIER JEFFREY
发明人： HUGHES CHRISTOPHER J , CHARNEY MARK J , CHEN YEN-KUANG , CORBAL JESUS , FORSYTH ANDREW T , GIRKAR MILIND B , HALL JONATHAN C , IDO HIDEKI , VALENTINE ROBERT , WIEDEMEIER JEFFREY
IPC分类号： G06F9/30
CPC分类号： G06F9/30036 , G06F9/30018 , G06F9/30021 , G06F9/30032 , G06F9/30043 , G06F9/3838
摘要： A processing core implemented on a semiconductor chip is described having first execution unit logic circuitry that includes first comparison circuitry to compare each element in a first input vector against every element of a second input vector. The processing core also has second execution logic circuitry that includes second comparison circuitry to compare a first input value against every data element of an input vector.
摘要翻译：描述了在半导体芯片上实现的处理核心，其具有包括第一比较电路的第一执行单元逻辑电路，以将第一输入向量中的每个元素与第二输入向量的每个元素进行比较。处理核心还具有第二执行逻辑电路，其包括第二比较电路，用于将第一输入值与输入向量的每个数据元素进行比较。

5. 发明公开

EP3238033A4 APPARATUS AND METHOD FOR FUSED ADD-ADD INSTRUCTIONS 审中-公开
公开(公告)号：EP3238033A4
公开(公告)日：2018-07-11
申请号：EP15874009
申请日：2015-11-24
申请人： INTEL CORP
发明人： CORBAL SAN ADRIAN JESUS , VALENTINE ROBERT , CHARNEY MARK J , OULD-AHMED-VALL ELMOUSTAPHA , ESPASA ROGER , SOLE GUILLEM , FERNANDEZ MANEL , HICKMANN BRIAN J
IPC分类号： G06F9/30 , G06F7/485
CPC分类号： G06F9/30196 , G06F9/30014 , G06F9/30018 , G06F9/30036 , G06F9/30167 , G06F9/30185
摘要： In one embodiment of the invention, a processor including a storage location configured to store a set of source packed-data operands, each of the operands having a plurality of packed-data elements that are positive or negative according to an immediate bit value within one of the operands. The processor also including: a decoder to decode an instruction requiring an input of a plurality of source operands, and an execution unit to receive the decoded instructions and to generate a result that is a sum of the source operands. In one embodiment, the result is stored back into one of the source operands or the result is stored into an operand that is independent of the source operands.

6. 发明公开

EP3238034A4 APPARATUS AND METHOD FOR FUSED MULTIPLY-MULTIPLY INSTRUCTIONS 审中-公开
公开(公告)号：EP3238034A4
公开(公告)日：2018-07-11
申请号：EP15874010
申请日：2015-11-24
申请人： INTEL CORP
发明人： CORBAL SAN ADRIAN JESUS , VALENTINE ROBERT , CHARNEY MARK J , OULD-AHMED-VALL ELMOUSTAPHA , ESPASA ROGER , SOLE GUILLEM , FERNANDEZ MANEL , HICKMAN BRIAN
IPC分类号： G06F9/30 , G06F7/487
CPC分类号： G06F9/3013 , G06F9/3001 , G06F9/30036 , G06F9/30145 , G06F9/30185
摘要： In one embodiment of the invention, a processor device including a storage location configured to store a set of source packed-data operands, each of the operands having a plurality of packed-data elements that are positive or negative according to an immediate bit value within one of the operands. The processor also including: a decoder to decode an instruction requiring an input of a plurality of source operands, and an execution unit to receive the decoded instructions and to generate a result that is a product of the source operands. In one embodiment, the result is stored back into one of the source operands or the result is stored into an operand that is independent of the source operands.

7. 发明专利

DE112016007566T5 Systeme, Verfahren und Vorrichtungen zur heterogenen Berechnung 未知
公开(公告)号：DE112016007566T5
公开(公告)日：2019-09-26
申请号：DE112016007566
申请日：2016-12-31
申请人： INTEL CORP
发明人： SANKARAN RAJESH M , NEIGER GILBERT , RANGANATHAN NARAYAN , VAN DOREN STEPHEN R , NUZMAN JOSEPH , MCDONNELL NIALL D , O´HANLON MICHAEL A , MOSUR LOKPRAVEEN B , DRYSDALE TRACY GARRETT , NURVITADHI ERIKO , MISHRA ASIT K , VENKATESH GANESH , MARR DEBORAH T , CARTER NICHOLAS P , PEARCE JONATHAN D , GROCHOWSKI EDWARD T , GRECO RICHARD J , VALENTINE ROBERT , CORBAL JESUS , FLETCHER THOMAS D , BRADFORD DENNIS R , MANLEY DWIGHT P , CHARNEY MARK J , COOK JEFFREY J , CAPRIOLI PAUL , YAMADA KOICHI , GLOSSOP KENT D , SHEFFIELD DAVID B
IPC分类号： G06F9/48 , G06F9/38
摘要： Es sind Ausführungsformen von Systemen, Verfahren und Vorrichtungen für heterogene Berechnung beschrieben. In manchen Ausführungsformen versendet ein Hardware-heterogener Planer Anweisungen zur Ausführung auf einem oder mehreren einer Vielzahl von heterogenen Verarbeitungselementen, wobei die Anweisungen einem Codefragment entsprechen, das durch das eine oder die mehreren der Vielzahl von heterogenen Verarbeitungselementen zu verarbeiten ist, wobei die Anweisungen native Anweisungen an zumindest einer des einen oder der mehreren der Vielzahl von heterogenen Verarbeitungselementen sind.

8. 发明专利

DE102018006801A1 Einrichtung und Verfahren zum Verschieben und Extrahieren von gepackten Datenelementen 未知
公开(公告)号：DE102018006801A1
公开(公告)日：2019-04-04
申请号：DE102018006801
申请日：2018-08-28
申请人： INTEL CORP
发明人： MADDURI VENKATESWARA , OULD-AHMED-VALL ELMOUSTAPHA , VALENTINE ROBERT , CHARNEY MARK J , CORBAL JESUS
IPC分类号： G06F9/38
摘要： Eine Einrichtung und ein Verfahren zum Durchführen von Linksverschiebungsoperationen bei gepackten Quadword-Daten. Zum Beispiel umfasst eine Ausführungsform eines Prozessors: einen Decodierer zum Decodieren eines Linksverschiebungsbefehls zum Erzeugen eines decodierten Linksverschiebungsbefehls; ein erstes Quellregister zum Speichern von mehreren gepackten Quadword-Datenelementen; eine Ausführungsschaltung zum Ausführen des decodierten Linksverschiebungsbefehls, wobei die Ausführungsschaltung eine Verschiebungsschaltung zum Linksverschieben mindestens von ersten und zweiten gepackten Quadword-Datenelementen jeweils von ersten und zweiten gepackten Quadword-Datenelementorten in dem ersten Quellregister um einen Betrag, der in einem unmittelbaren Wert oder in einem Steuerwert in einem zweiten Quellregister spezifiziert ist, zum Erzeugen von ersten und zweiten nach links verschobenen Quadwords umfasst; wobei die Ausführungsschaltung die Auswahl einer spezifizierten Gruppe von höchstwertigen Bits der ersten und zweiten nach links verschobenen Quadwords veranlasst, die in die niederwertigsten Bit-Regionen von jeweils ersten und zweiten Quadword-Datenelementorten eines Zielregisters zu schreiben sind; und das Zielregister die spezifizierte Gruppe der höchstwertigen Bits der ersten und zweiten nach links verschobenen Quadwords speichert.

9. 发明专利

DE102018006757A1 FESTKOMMA-ZU-GLEITKOMMA-UMWANDLUNG 未知
公开(公告)号：DE102018006757A1
公开(公告)日：2019-04-04
申请号：DE102018006757
申请日：2018-08-27
申请人： INTEL CORP
发明人： VALENTINE ROBERT , CHARNEY MARK J , CORBAL JESUS , MADDURI VENKATESWARA , OULD-AHMED-VALL ELMOUSTAPHA
IPC分类号： G06F7/38
摘要： Es werden Ausführungsformen von Befehlen und Verfahren zur Ausführung der Befehle und Ressourcen zum Ausführen der Befehle ausführlich beschrieben. Zum Beispiel ist in einer Ausführungsform ein Prozessor beschrieben, der Folgendes aufweist: eine Decodierschaltung zum Decodieren eines Befehls, der Bereiche für einen Opcode, eine gepackte Datenquelloperandkennung und eine gepackte Datenzieloperandkennung aufweist; und eine Ausführungsschaltung zum Ausführen des decodierten Befehls zum Umwandeln eines Datenelements von einer niederwertigsten gepackten Datenelementposition des gekennzeichneten gepackten Datenquelloperanden von einer Festkommadarstellung zu einer Gleitkommadarstellung, Speichern der Gleitkommadarstellung in einer niederwertigsten gepackten 32-Bit-Datenelementposition des gekennzeichneten gepackten Datenzieloperanden und Nullstellen aller verbleibenden gepackten Datenelemente des gekennzeichneten gepackten Datenzieloperanden.

10. 发明专利

DE102018006008A1 Vorrichtung und Verfahren zur Multiplikation einer komplexen Zahl mit der konjugierten 未知
公开(公告)号：DE102018006008A1
公开(公告)日：2019-04-04
申请号：DE102018006008
申请日：2018-07-30
申请人： INTEL CORP
发明人： MADDURI VENKATESWARA , OULD-AHMED-VALL ELMOUSTAPHA , CORBAL JESUS , CHARNEY MARK J , VALENTINE ROBERT , YANG BINWEI
IPC分类号： G06F9/38
摘要： Eine Ausführungsform eines Prozessors umfasst beispielsweise: einen Decoder zum Decodieren eines ersten Befehls, um einen decodierten Befehl zu erzeugen; ein erstes Quellenregister zum Speichern einer ersten Vielzahl von gepackten reellen und imaginären Datenelementen; ein zweites Quellenregister zum Speichern einer zweiten Vielzahl von gepackten reellen und imaginären Datenelementen; und einen Ausführungsschaltkreis zum Ausführen des decodierten Befehls, wobei der Ausführungsschaltkreis umfasst: einen Multiplikationsschaltkreis zum Auswählen reeller und imaginärer Datenelemente im ersten Quellenregister und im zweiten Quellenregister für die Multiplikation, einen Additionsschaltkreis zum Addieren eines ersten Teilsatzes der Vielzahl von imaginären Produkten und zum Subtrahieren eines zweiten Teilsatzes der Vielzahl von imaginären Produkten, um ein erstes temporäres Ergebnis zu erzeugen, und zum Addieren eines dritten Teilsatzes der Vielzahl von imaginären Produkten und zum Subtrahieren eines vierten Teilsatzes der Vielzahl von imaginären Produkten, um ein zweites temporäres Ergebnis zu erzeugen, einen Akkumulationsschaltkreis zum Kombinieren des ersten temporären Ergebnisses mit ersten Daten eines Zielregisters, und zum Kombinieren des zweiten temporären Ergebnisses mit zweiten Daten des Zielregisters, und zum Speichern des ersten endgültigen Ergebnisses und des zweiten endgültigen Ergebnisses im Zielregister.

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