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1. 发明申请

WO2012087548A3 VECTOR CONFLICT INSTRUCTIONS 审中-公开
标题翻译：矢量冲突指示
公开(公告)号：WO2012087548A3
公开(公告)日：2012-08-16
申请号：PCT/US2011063307
申请日：2011-12-05
申请人： INTEL CORP , HUGHES CHRISTOPHER J , CHARNEY MARK J , CHEN YEN-KUANG , CORBAL JESUS , FORSYTH ANDREW T , GIRKAR MILIND B , HALL JONATHAN C , IDO HIDEKI , VALENTINE ROBERT , WIEDEMEIER JEFFREY
发明人： HUGHES CHRISTOPHER J , CHARNEY MARK J , CHEN YEN-KUANG , CORBAL JESUS , FORSYTH ANDREW T , GIRKAR MILIND B , HALL JONATHAN C , IDO HIDEKI , VALENTINE ROBERT , WIEDEMEIER JEFFREY
IPC分类号： G06F9/30
CPC分类号： G06F9/30036 , G06F9/30018 , G06F9/30021 , G06F9/30032 , G06F9/30043 , G06F9/3838
摘要： A processing core implemented on a semiconductor chip is described having first execution unit logic circuitry that includes first comparison circuitry to compare each element in a first input vector against every element of a second input vector. The processing core also has second execution logic circuitry that includes second comparison circuitry to compare a first input value against every data element of an input vector.
摘要翻译：描述了在半导体芯片上实现的处理核心，其具有包括第一比较电路的第一执行单元逻辑电路，以将第一输入向量中的每个元素与第二输入向量的每个元素进行比较。处理核心还具有第二执行逻辑电路，其包括第二比较电路，用于将第一输入值与输入向量的每个数据元素进行比较。

2. 发明专利

JP2013080490A Gathering and scattering multiple data elements 有权
标题翻译：获取和散射多个数据元素
公开(公告)号：JP2013080490A
公开(公告)日：2013-05-02
申请号：JP2012261129
申请日：2012-11-29
申请人： Intel Corp , インテルコーポレイション
发明人： HUGHES CHRISTOPHER , CHEN YEAN-KUANG , BOMB MAYANK , BRANDT JASON W , BUXTON MARK J , CHARNEY MARK J , CHENNUPATY SRINIVAS , CORBAL JESUS , DIXON MARTIN G , GIRKAR MILIND B , HALL JONATHAN C , IDO HIDEKI SAITO , LACHNER PETER , NEIGER GILBERT , NEWBURN CHRIS J , PARTHASARATHY RAJESH S , TOLL BRET L , VALENTINE ROBERT , WIEDEMEIER JEFFREY G
IPC分类号： G06F9/30 , G06F9/48 , G06F11/28 , G06F12/10 , G06F17/16
CPC分类号： G06F9/30018 , G06F9/30032 , G06F9/30036 , G06F9/30043 , G06F9/30109 , G06F9/3865
摘要： PROBLEM TO BE SOLVED: To provide a processor which reduces overhead in gathering and scattering multiple data elements.SOLUTION: Efficient data transfer operations can be achieved by: decoding by a processor device 140, 160, a single instruction specifying a transfer operation for a plurality of data elements between a first storage location and a second storage location; issuing the single instruction for execution by an operation execution unit in the processor; detecting occurrence of an exception during execution of the single instruction; and, in response to the exception, delivering pending traps or interrupts to an exception handler prior to delivering the exception.
摘要翻译：要解决的问题：提供一种减少收集和散射多个数据元素的开销的处理器。解决方案：可以通过以下方式来实现有效的数据传送操作：由处理器设备140,160解码指定在第一存储位置和第二存储位置之间的多个数据元素的传送操作的单个指令; 发出由处理器中的操作执行单元执行的单个指令; 在单个指令的执行期间检测异常的发生; 并且响应于异常，在传递异常之前将异常陷阱或中断传递给异常处理程序。版权所有（C）2013，JPO＆INPIT

3. 发明专利

JP2011134318A Gathering and scattering multiple data elements 有权
标题翻译：获取和散射多个数据元素
公开(公告)号：JP2011134318A
公开(公告)日：2011-07-07
申请号：JP2010273399
申请日：2010-12-08
申请人： Intel Corp , インテルコーポレイション
发明人： HUGHES CHRISTOPHER , CHEN YEAN-KUANG , BOMB MAYANK , BRANDT JASON W , BUXTON MARK J , CHARNEY MARK J , CHENNUPATY SRINIVAS , CORBAL JESUS , DIXON MARTIN G , GIRKAR MILIND B , HALL JONATHAN C , IDO HIDEKI SAITO , LACHNER PETER , NEIGER GILBERT , NEWBURN CHRIS J , PARTHASARATHY RAJESH S , TOLL BRET L , VALENTINE ROBERT , WIEDEMEIER JEFFREY G
IPC分类号： G06F9/30 , G06F9/48 , G06F12/08 , G06F15/80
CPC分类号： G06F9/30018 , G06F9/30032 , G06F9/30036 , G06F9/30043 , G06F9/30109 , G06F9/3865
摘要： PROBLEM TO BE SOLVED: To achieve to gather and scatter multiple data elements.
SOLUTION: Efficient data transfer processing can be achieved by: a step of decoding by a processor device, a single instruction specifying transfer processing for a plurality of data elements between a first storage area and a second storage area; a step of issuing the single instruction for execution by an execution unit in the processor; a step of detecting the occurrence of an exception during execution of the single instruction; and in response to the exception, a step of delivering pending traps or interrupts to an exception handler before delivering the exception.
COPYRIGHT: (C)2011,JPO&INPIT
摘要翻译：要解决的问题：实现收集和分散多个数据元素。解决方案：可以通过以下步骤来实现有效的数据传送处理：由处理器设备解码的步骤，指定在第一存储区域和第二存储区域之间的多个数据元素的传送处理的单个指令; 发出处理器中由执行单元执行的单个指令的步骤; 在单个指令的执行期间检测异常的发生的步骤; 并且响应于异常，在传递异常之前，将异常陷阱或中断传递到异常处理程序的步骤。版权所有（C）2011，JPO＆INPIT

4. 发明专利

DE112012007058T5 Vektormaskengesteuertes Clock-Gating für Leistungseffizenz eines Prozessors 未知
公开(公告)号：DE112012007058T5
公开(公告)日：2015-08-06
申请号：DE112012007058
申请日：2012-12-19
申请人： INTEL CORP
发明人： CORBAL JESUS , BRADFORD DENNIS R , HALL JONATHAN C , FLETCHER THOMAS D , HICKMANN BRIAN J , MARKOVICH DROR , GRADSTEIN AMIT
IPC分类号： G06F9/06 , G06F1/32 , G06F9/30 , G06F9/46
摘要： Ein Prozessor umfasst eine Befehlsplanungs- und Versand-(Planungs-/Versand-)Einheit zum Empfangen eines Single-Instruction-Multiple-Data-(SIMD-)Befehls, um eine Operation auf vielen Datenelementen durchzuführen, die in einer von einem ersten Quelloperanden angezeigten Speicherposition gespeichert sind. Die Befehlsplanungs- und Versandeinheit soll ein erstes der Datenelemente bestimmen, das nicht betätigt wird, um ein Ergebnis zu erzeugen, das basierend auf einem zweiten Quelloperanden in einen Zieloperanden geschrieben wird. Der Prozessor umfasst zudem zahlreiche Verarbeitungselemente, die mit der Befehlsplanungs- und Versandeinheit gekoppelt sind, um die Datenelemente des SIMD-Befehls auf Vektorart zu verarbeiten, und eine mit der Befehlsplanungs- und Versandeinheit gekoppelte Leistungsverwaltungseinheit, um den Energieverbrauch eines ersten der Verarbeitungselemente, die zum Bearbeiten des ersten Datenelements konfiguriert sind, zu reduzieren.

5. 发明专利

DE102010053088A1 Sammeln und Streuen mehrerer Datenelemente 未知
公开(公告)号：DE102010053088A1
公开(公告)日：2011-06-30
申请号：DE102010053088
申请日：2010-12-01
申请人： INTEL CORP
发明人： HUGHES CHRISTOPHER , CHEN YEN-KUANG Y K , BOMB MAYANK , BRANDT JASON W , BUXTON MARK J , CHARNEY MARK J , CHENNUPATY SRINIVAS , CORBAL JESUS , DIXON MARTIN G , GIRKAR MILIND B , HALL JONATHAN C , IDO HIDEKI SAITO , LACHNER PETER , NEIGER GILBERT , NEWBURN CHRIS J , PARTHASARATHY RAJESH S , TOLL BRET L , VALENTINE ROBERT , WIEDEMEIER JEFFREY G
IPC分类号： G06F9/315 , G06F9/30
摘要： Gemäß einem ersten Aspekt können effiziente Datentransferoperationen erreicht werden durch: Decodieren, durch ein Prozessorgerät, eines einzelnen Befehls, der eine Transferoperation für eine Vielzahl von Datenelementen zwischen einem ersten Speicherort und einem zweiten Speicherort spezifiziert; Ausgeben eines einzelnen Befehls zum Ausführen durch eine Ausführungseinheit in dem Prozessor; Erkennen eines Vorkommens einer Ausnahme während des Ausführens des einzelnen Befehls; und, als Antwort auf die Ausnahme, Liefern von ausstehenden Traps oder Unterbrechungen an einen Ausnahmenverarbeiter, bevor die Ausnahme geliefert wird.

6. 发明专利

DE112012007063B4 Zusammenfügen von benachbarten Sammel-/Streuoperationen 未知
公开(公告)号：DE112012007063B4
公开(公告)日：2022-12-15
申请号：DE112012007063
申请日：2012-12-26
申请人： INTEL CORP
发明人： FORSYTH ANDREW T , HICKMANN BRIAN J , HALL JONATHAN C , HUGHES CHRISTOPHER J
IPC分类号： G06F9/38 , G06F9/06 , G06F15/80
摘要： Prozessor (200), umfassend:einen Befehlsdecodierer (202), um einen ersten Befehl (210) zum Sammeln von Datenelementen aus einem Speicher (206) zu decodieren, wobei der erste Befehl (210) einen ersten Operanden, der einen ersten Speicherort spezifiziert, und einen zweiten Operanden aufweist, der eine erste Speicheradresse spezifiziert, die mehrere Datenelemente speichert;eine Ausführungseinheit (204), die an den Befehlsdecodierer (202) gekoppelt ist, um in Reaktion auf den ersten und einen zweiten Befehl (210) ein erstes und ein zweites der Datenelemente zusammenhängend von einem Speicherort auszulesen, basierend auf der ersten Speicheradresse, die durch den zweiten Operanden angegeben ist, und um das erste Datenelement in einem ersten Eintrag des ersten Speicherortes und ein zweites Datenelement in einem ersten Eintrag eines zweiten Speicherortes entsprechend dem ersten Eintrag des ersten Speicherortes zu speichern,wobei der Befehlsdecodierer ferner den zweiten Befehl mit einem dritten Operanden decodiert, der den zweiten Speicherort spezifiziert, und mit einem vierten Operanden, der eine zweite Speicheradresse spezifiziert, wobei die zweite Speicheradresse zu der ersten Speicheradresse um die Größe eines einzelnen Datenelements versetzt ist,wobei der erste Befehl ferner ein Präfix umfasst, das dem Befehlsdecodierer und der Ausführungseinheit angibt, dass der zweite Befehl auf den ersten Befehl folgt und der erste Befehl zu puffern ist, bis der zweite Befehl ankommt, und wobei der zweite Befehl das Präfix nicht umfasst.

7. 发明专利

DE112012007063T5 Zusammenfügen von benachbarten Sammel-/Streuoperationen 未知
公开(公告)号：DE112012007063T5
公开(公告)日：2015-08-06
申请号：DE112012007063
申请日：2012-12-26
申请人： INTEL CORP
发明人： FORSYTH ANDREW T , HALL JONATHAN C , HICKMANN BRIAN J , HUGHES CHRISTOPHER J
IPC分类号： G06F9/06 , G06F9/30 , G06F13/14
摘要： Gemäß einer Ausführungsform weist ein Prozessor einen Befehlsdecodierer für das Decodieren eines ersten Befehls zum Sammeln von Datenelementen aus einem Speicher auf, wobei der erste Befehl über einen ersten Operanden verfügt, der einen ersten Speicherort spezifiziert, und über einen zweiten Operanden, der eine erste Speicheradresse spezifiziert, die mehrere Datenelemente speichert. Der Prozessor weist ferner eine Ausführungseinheit auf, die an den Befehlsdecodierer gekoppelt ist, um in Reaktion auf den ersten Befehl ein erstes und ein zweites der Datenelemente zusammenhängend von einem Speicherort auszulesen, basierend auf der ersten Speicheradresse, die durch den zweiten Operanden angegeben ist, und um das erste Datenelement in einem ersten Eintrag des ersten Speicherortes und ein zweites Datenelement in einem zweiten Eintrag eines zweiten Speicherortes entsprechend dem ersten Eintrag des ersten Speicherortes zu speichern.

8. 发明专利

DE112011104555T5 Vektorkonfliktinstruktionen 未知
公开(公告)号：DE112011104555T5
公开(公告)日：2013-09-26
申请号：DE112011104555
申请日：2011-12-05
申请人： INTEL CORP
发明人： CORBAL JESUS , HUGHES CHRISTOPHER J , CHARNEY MARK J , CHEN YEN-KUANG , FORSYTH ANDREW T , VALENTINE ROBERT , GIRKAR MILIND B , HALL JONATHAN C , IDO HIDEKI , WIEDEMEIER JEFFREY G
IPC分类号： G06F9/30
摘要： Es wird ein Verarbeitungskern, der auf einem Halbleiterchip implementiert ist, beschrieben, der einen ersten Ausführungseinheitenlogikschaltkreis aufweist, der einen ersten Vergleichsschaltkreis enthält, um jedes Element in einem ersten Eingangsvektor mit jedem Element eines zweiten Eingangsvektors zu vergleichen. Der Verarbeitungskern weist auch einen zweiten Ausführungslogikschaltkreis auf, der einen zweiten Vergleichsschaltkreis enthält, um einen ersten Eingangswert mit jedem Datenelement eines Eingangsvektors zu vergleichen.

9. 发明专利

GB2500337A Vector conflict instructions 未知
公开(公告)号：GB2500337A
公开(公告)日：2013-09-18
申请号：GB201311032
申请日：2011-12-05
申请人： INTEL CORP
发明人： HUGHES CHRISTOPHER J , CHARNEY MARK J , CHEN YEN-KUANG , FORSYTH ANDREW T , GIRKAR MILIND B , HALL JONATHAN C , IDO HIDEKI , VALENTINE ROBERT , WIEDEMEIER JEFFREY
IPC分类号： G06F9/30 , G06F9/38 , G06F15/80
摘要： A processing core implemented on a semiconductor chip is described having first execution unit logic circuitry that includes first comparison circuitry to compare each element in a first input vector against every element of a second input vector. The processing core also has second execution logic circuitry that includes second comparison circuitry to compare a first input value against every data element of an input vector.

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