专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明专利

JP2014093085A Reducing power consumption in fma unit responsive to input data values 有权
标题翻译：在FMA单元中减少输入数据值消耗功率
公开(公告)号：JP2014093085A
公开(公告)日：2014-05-19
申请号：JP2013218301
申请日：2013-10-21
申请人： Intel Corp , インテルコーポレイション
发明人： HICKMANN BRIAN J , DENNIS R BRADFORD , THOMAS D FLETCHER
IPC分类号： G06F7/00 , G06F1/04 , G06F1/32 , G06F9/30
CPC分类号： G06F7/60 , G06F1/324 , G06F1/3243 , G06F7/48 , G06F7/483 , G06F7/5443 , G06F7/57 , G06F9/30 , G06F9/3001 , G06F2207/3884 , Y02B60/1217 , Y02B60/1239 , Y02D10/126 , Y02D10/152
摘要： PROBLEM TO BE SOLVED: To provide reduction in power consumption in an FMA unit responsive to input data values.SOLUTION: In an embodiment, an FMA circuit is configured to receive a plurality of input data values to perform an FMA instruction on the input data values. The FMA circuit includes a multiplier unit, an adder unit coupled to an output of the multiplier unit, and a control logic to receive the input data values and to reduce switching activity and thus reduce power consumption of one or more components of the FMA circuit on the basis of a value of one or more of the input data values. Other embodiments are described and claimed.
摘要翻译：要解决的问题：响应于输入数据值来降低FMA单元中的功耗。解决方案：在一个实施例中，FMA电路被配置为接收多个输入数据值以对输入数据值执行FMA指令。 FMA电路包括乘法器单元，耦合到乘法器单元的输出的加法器单元和用于接收输入数据值并降低开关活动并因此降低FMA电路的一个或多个组件的功耗的控制逻辑一个或多个输入数据值的值的基础。描述和要求保护其他实施例。

2. 发明专利

DE102020113480A1 ZERLEGTE GLEITKOMMA-MULTIPLIKATION 未知
公开(公告)号：DE102020113480A1
公开(公告)日：2020-12-31
申请号：DE102020113480
申请日：2020-05-19
申请人： INTEL CORP
发明人： GAREGRAT NITIN N , URBANSKI MACIEJ , ROTZIN MICHAEL , HICKMANN BRIAN J , POPESCU VALENTINA
IPC分类号： G06F7/487
摘要： Systeme, Vorrichtungen und Verfahren können Technologie bereitstellen, die als Reaktion auf eine Identifikation, dass eine oder mehrere Hardwareeinheiten einen ersten Datenformattyp zu bearbeiten haben, eine erste ursprüngliche Gleitkommazahl in eine Vielzahl von ersten segmentierten Gleitkommazahlen zerlegt, die zu der ersten ursprünglichen Gleitkommazahl (52) äquivalent zu sein hat. Die Technologie kann ferner als Reaktion auf die Identifikation eine zweite ursprüngliche Gleitkommazahl in eine Vielzahl von zweiten segmentierten Gleitkommazahlen zerlegen, die zu der zweiten ursprünglichen Gleitkommazahl (54) äquivalent zu sein hat. Die Technologie kann ferner eine Multiplikationsoperation an den ersten und den zweiten segmentierten Gleitkommazahlen ausführen, um die ersten segmentierten Gleitkommazahlen mit den zweiten segmentierten Gleitkommazahlen (56) zu multiplizieren.

3. 发明专利

DE112012007063B4 Zusammenfügen von benachbarten Sammel-/Streuoperationen 未知
公开(公告)号：DE112012007063B4
公开(公告)日：2022-12-15
申请号：DE112012007063
申请日：2012-12-26
申请人： INTEL CORP
发明人： FORSYTH ANDREW T , HICKMANN BRIAN J , HALL JONATHAN C , HUGHES CHRISTOPHER J
IPC分类号： G06F9/38 , G06F9/06 , G06F15/80
摘要： Prozessor (200), umfassend:einen Befehlsdecodierer (202), um einen ersten Befehl (210) zum Sammeln von Datenelementen aus einem Speicher (206) zu decodieren, wobei der erste Befehl (210) einen ersten Operanden, der einen ersten Speicherort spezifiziert, und einen zweiten Operanden aufweist, der eine erste Speicheradresse spezifiziert, die mehrere Datenelemente speichert;eine Ausführungseinheit (204), die an den Befehlsdecodierer (202) gekoppelt ist, um in Reaktion auf den ersten und einen zweiten Befehl (210) ein erstes und ein zweites der Datenelemente zusammenhängend von einem Speicherort auszulesen, basierend auf der ersten Speicheradresse, die durch den zweiten Operanden angegeben ist, und um das erste Datenelement in einem ersten Eintrag des ersten Speicherortes und ein zweites Datenelement in einem ersten Eintrag eines zweiten Speicherortes entsprechend dem ersten Eintrag des ersten Speicherortes zu speichern,wobei der Befehlsdecodierer ferner den zweiten Befehl mit einem dritten Operanden decodiert, der den zweiten Speicherort spezifiziert, und mit einem vierten Operanden, der eine zweite Speicheradresse spezifiziert, wobei die zweite Speicheradresse zu der ersten Speicheradresse um die Größe eines einzelnen Datenelements versetzt ist,wobei der erste Befehl ferner ein Präfix umfasst, das dem Befehlsdecodierer und der Ausführungseinheit angibt, dass der zweite Befehl auf den ersten Befehl folgt und der erste Befehl zu puffern ist, bis der zweite Befehl ankommt, und wobei der zweite Befehl das Präfix nicht umfasst.

4. 发明专利

DE112012007063T5 Zusammenfügen von benachbarten Sammel-/Streuoperationen 未知
公开(公告)号：DE112012007063T5
公开(公告)日：2015-08-06
申请号：DE112012007063
申请日：2012-12-26
申请人： INTEL CORP
发明人： FORSYTH ANDREW T , HALL JONATHAN C , HICKMANN BRIAN J , HUGHES CHRISTOPHER J
IPC分类号： G06F9/06 , G06F9/30 , G06F13/14
摘要： Gemäß einer Ausführungsform weist ein Prozessor einen Befehlsdecodierer für das Decodieren eines ersten Befehls zum Sammeln von Datenelementen aus einem Speicher auf, wobei der erste Befehl über einen ersten Operanden verfügt, der einen ersten Speicherort spezifiziert, und über einen zweiten Operanden, der eine erste Speicheradresse spezifiziert, die mehrere Datenelemente speichert. Der Prozessor weist ferner eine Ausführungseinheit auf, die an den Befehlsdecodierer gekoppelt ist, um in Reaktion auf den ersten Befehl ein erstes und ein zweites der Datenelemente zusammenhängend von einem Speicherort auszulesen, basierend auf der ersten Speicheradresse, die durch den zweiten Operanden angegeben ist, und um das erste Datenelement in einem ersten Eintrag des ersten Speicherortes und ein zweites Datenelement in einem zweiten Eintrag eines zweiten Speicherortes entsprechend dem ersten Eintrag des ersten Speicherortes zu speichern.

5. 发明专利

GB2507656A Reducing power consumption in a fused multiply-add unit responsive to input data values 未知
公开(公告)号：GB2507656A
公开(公告)日：2014-05-07
申请号：GB201318169
申请日：2013-10-14
申请人： INTEL CORP
发明人： HICKMANN BRIAN J , FLETCHER THOMAS D , BRADFORD DENNIS R
IPC分类号： G06F9/302 , G06F1/32 , G06F7/483 , G06F7/57
摘要： A processor and method comprises a fused multiply-add (FMA) circuit which includes a multiplier unit 110 and an adder unit 125 to compute a fused multiply add operation. If certain input data values are received at the FMA circuit, an exception occurs and components of the circuit will be clock gated to disable them and prevent them from toggling. If either of the two inputs to the multiplier unit are zero, then the multiplier and adder are gated and the addend provided as output 135. If one of the multiplier units is equal to one, then the multiplier is gated and the other multiplier input is directly provided to the adder. If the addend is zero, then the adder is gated and the product of the multiplier provided as output. If one of the multiplier inputs is equal to 2N, then the multiplier is gated and the other multiplier input directed to a left or right shifter 114. This processor might form part of multi-core processing system, and it is implemented to save power by bypassing the arithmetic units when they are not required.

6. 发明专利

DE112012007058T5 Vektormaskengesteuertes Clock-Gating für Leistungseffizenz eines Prozessors 未知
公开(公告)号：DE112012007058T5
公开(公告)日：2015-08-06
申请号：DE112012007058
申请日：2012-12-19
申请人： INTEL CORP
发明人： CORBAL JESUS , BRADFORD DENNIS R , HALL JONATHAN C , FLETCHER THOMAS D , HICKMANN BRIAN J , MARKOVICH DROR , GRADSTEIN AMIT
IPC分类号： G06F9/06 , G06F1/32 , G06F9/30 , G06F9/46
摘要： Ein Prozessor umfasst eine Befehlsplanungs- und Versand-(Planungs-/Versand-)Einheit zum Empfangen eines Single-Instruction-Multiple-Data-(SIMD-)Befehls, um eine Operation auf vielen Datenelementen durchzuführen, die in einer von einem ersten Quelloperanden angezeigten Speicherposition gespeichert sind. Die Befehlsplanungs- und Versandeinheit soll ein erstes der Datenelemente bestimmen, das nicht betätigt wird, um ein Ergebnis zu erzeugen, das basierend auf einem zweiten Quelloperanden in einen Zieloperanden geschrieben wird. Der Prozessor umfasst zudem zahlreiche Verarbeitungselemente, die mit der Befehlsplanungs- und Versandeinheit gekoppelt sind, um die Datenelemente des SIMD-Befehls auf Vektorart zu verarbeiten, und eine mit der Befehlsplanungs- und Versandeinheit gekoppelte Leistungsverwaltungseinheit, um den Energieverbrauch eines ersten der Verarbeitungselemente, die zum Bearbeiten des ersten Datenelements konfiguriert sind, zu reduzieren.

7. 发明专利

BR102013027768A2 Redução do consumo de energia em uma unidade multiplicadora-somadora fundida (fma) responsiva a valores de dados de entrada 未知
公开(公告)号：BR102013027768A2
公开(公告)日：2015-06-30
申请号：BR102013027768
申请日：2013-10-29
申请人： INTEL CORP
发明人： HICKMANN BRIAN J , PORTLAND DENNIS R BRADFORD , 97229 OR , US , FLETCHER THOMAS D
IPC分类号： G06F1/32 , G06F1/04 , G06F7/00 , G06F7/38 , G06F7/483 , G06F7/544 , G06F7/57 , G06F7/60 , G06F9/30
摘要： Redução do consumo de energia em uma unidade multiplicadora somadora fundida (fna) responsiva a valores de dados de entrada. A presente invenção, em uma modalidade, trata de um circuito de mulciplicar/adlcionar fundido (fila) que é configurado para receber uma pluralidade de valores de dados de entrada para realizar uma instrução fivia nos valores de dados de entrada, o circuito inclui uma unidade mulciplicadora, e uma unidade somadora, acopladas a uma saída da unidade multiplicadora, e uma lógica de controle para receber os valores de dados de encrada e para reduzir atividade de comutação e assim reduzir o consumo de energia de um ou mais componences do circuico com base em um valor de um ou mais dos valores de dados de entrada. Outras modalidades são descritas e reivindicadas.

8. 发明公开

EP3238033A4 APPARATUS AND METHOD FOR FUSED ADD-ADD INSTRUCTIONS 审中-公开
公开(公告)号：EP3238033A4
公开(公告)日：2018-07-11
申请号：EP15874009
申请日：2015-11-24
申请人： INTEL CORP
发明人： CORBAL SAN ADRIAN JESUS , VALENTINE ROBERT , CHARNEY MARK J , OULD-AHMED-VALL ELMOUSTAPHA , ESPASA ROGER , SOLE GUILLEM , FERNANDEZ MANEL , HICKMANN BRIAN J
IPC分类号： G06F9/30 , G06F7/485
CPC分类号： G06F9/30196 , G06F9/30014 , G06F9/30018 , G06F9/30036 , G06F9/30167 , G06F9/30185
摘要： In one embodiment of the invention, a processor including a storage location configured to store a set of source packed-data operands, each of the operands having a plurality of packed-data elements that are positive or negative according to an immediate bit value within one of the operands. The processor also including: a decoder to decode an instruction requiring an input of a plurality of source operands, and an execution unit to receive the decoded instructions and to generate a result that is a sum of the source operands. In one embodiment, the result is stored back into one of the source operands or the result is stored into an operand that is independent of the source operands.

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式