会员体验
专利管家（专利管理）
工作空间（专利管理）
风险监控（情报监控）
数据分析（专利分析）
侵权分析（诉讼无效）
联系我们
交流群
官方交流：
QQ群： 891211   
微信请扫码    >>>
现在联系顾问~
下载
著录项
PDF全文
热词
    • 3. 发明授权
      US08448124B2 Post timing layout modification for performance 失效
    • Post timing layout modification for performance
    • 发布时序布局修改的性能
    • US08448124B2
    • 2013-05-21
    • US13236977
    • 2011-09-20
    • Uwe Fassnacht , Veit Gernhoefer , Michael S. Gray , Joachim Keinert
    • Uwe Fassnacht , Veit Gernhoefer , Michael S. Gray , Joachim Keinert
    • G06F17/50 , G06F9/455
    • G06F17/5068 , G06F2217/84
    • A mechanism is provided for post timing layout modification for performance. The mechanism selectively applies layout modification based on timing analysis at the path level. The mechanism applies stress only to transistors that are in a setup critical path without applying stress to transistors in hold critical paths. The mechanism may use a method to apply stress to improve performance of a transistor in a setup critical path, as long as the stress does not also improve performance of a neighboring transistor in a hold critical path. In some instances, the mechanism may apply stress to improve performance of a transistor in a setup critical path while simultaneously degrading performance of a transistor in a hold critical path.
    • 提供了一种用于性能的后期时序布局修改的机制。 该机制基于路径级别的时序分析，选择性地应用布局修改。 该机制仅将压力应用于处于设置关键路径的晶体管，而不对保持关键路径中的晶体管施加压力。 该机制可以使用施加应力以提高晶体管在设置关键路径中的性能的方法，只要该应力不会改善保持关键路径中的相邻晶体管的性能即可。 在一些情况下，该机制可以施加应力以改善设置关键路径中的晶体管的性能，同时降低保持关键路径中的晶体管的性能。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 4. 发明申请
      US20130074025A1 POST TIMING LAYOUT MODIFICATION FOR PERFORMANCE 失效
    • POST TIMING LAYOUT MODIFICATION FOR PERFORMANCE
    • 启动时序布局修改性能
    • US20130074025A1
    • 2013-03-21
    • US13236977
    • 2011-09-20
    • Uwe Fassnacht , Veit Gernhoefer , Michael S. Gray , Joachim Keinert
    • Uwe Fassnacht , Veit Gernhoefer , Michael S. Gray , Joachim Keinert
    • G06F17/50
    • G06F17/5068 , G06F2217/84
    • A mechanism is provided for post timing layout modification for performance. The mechanism selectively applies layout modification based on timing analysis at the path level. The mechanism applies stress only to transistors that are in a setup critical path without applying stress to transistors in hold critical paths. The mechanism may use a method to apply stress to improve performance of a transistor in a setup critical path, as long as the stress does not also improve performance of a neighboring transistor in a hold critical path. In some instances, the mechanism may apply stress to improve performance of a transistor in a setup critical path while simultaneously degrading performance of a transistor in a hold critical path.
    • 提供了一种用于性能的后期时序布局修改的机制。 该机制基于路径级别的时序分析，选择性地应用布局修改。 该机制仅将压力应用于处于设置关键路径的晶体管，而不对保持关键路径中的晶体管施加压力。 该机制可以使用施加应力以提高晶体管在设置关键路径中的性能的方法，只要该应力不会改善保持关键路径中的相邻晶体管的性能即可。 在一些情况下，该机制可以施加应力以改善设置关键路径中的晶体管的性能，同时降低保持关键路径中的晶体管的性能。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
每页展示10个专利
每页展示10个专利
每页展示20个专利
每页展示50个专利
每页展示100个专利

IPRDB

最新中国发明专利 最新美国发明专利 技术领域 专利库 专利分类库 国际专利分类库

热门服务

会员版试用 API 数据接口 找代理 知嘟嘟专利交易 排行榜 大学排行榜 专利百科

关于我们

平台介绍 战略合作 网站地图

友情链接

知嘟嘟专利交易 国家知识产权局 中国商标网

联系方式


©2019-2023 上海吉码数字技术有限公司 版权所有，并保留所有权利 沪ICP备20016256号-6 沪公网安备31011702005475号