专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明申请

WO2011087590A2 SYNCHRONIZING SIMD VECTORS 审中-公开
标题翻译：同步SIMD矢量图
公开(公告)号：WO2011087590A2
公开(公告)日：2011-07-21
申请号：PCT/US2010058238
申请日：2010-11-29
申请人： INTEL CORP , RAJWAR RAVI , FORSYTH ANDREW T
发明人： RAJWAR RAVI , FORSYTH ANDREW T
CPC分类号： G06F9/30021 , G06F9/30032 , G06F9/30036 , G06F9/3004 , G06F9/30087
摘要： A vector compare-and-exchange operation is performed by: decoding by a decoder in a processing device, a single instruction specifying a vector compare-and-exchange operation for a plurality of data elements between a first storage location, a second storage location, and a third storage location; issuing the single instruction for execution by an execution unit in the processing device; and responsive to the execution of the single instruction, comparing data elements from the first storage location to corresponding data elements in the second storage location; and responsive to determining a match exists, replacing the data elements from the first storage location with corresponding data elements from the third storage location.
摘要翻译：通过以下操作来执行向量比较和交换操作：通过处理设备中的解码器进行解码，指定在第一存储位置，第二存储位置和第二存储位置之间的多个数据元素的向量比较和交换操作的单个指令，和第三存储位置; 发出由处理装置中的执行单元执行的单个指令; 并且响应于所述单个指令的执行，将来自所述第一存储位置的数据元素与所述第二存储位置中的相应数据元素进行比较; 并且响应于确定匹配存在，用来自第三存储位置的相应数据元素从第一存储位置替换数据元素。

2. 发明申请

WO2012087548A3 VECTOR CONFLICT INSTRUCTIONS 审中-公开
标题翻译：矢量冲突指示
公开(公告)号：WO2012087548A3
公开(公告)日：2012-08-16
申请号：PCT/US2011063307
申请日：2011-12-05
申请人： INTEL CORP , HUGHES CHRISTOPHER J , CHARNEY MARK J , CHEN YEN-KUANG , CORBAL JESUS , FORSYTH ANDREW T , GIRKAR MILIND B , HALL JONATHAN C , IDO HIDEKI , VALENTINE ROBERT , WIEDEMEIER JEFFREY
发明人： HUGHES CHRISTOPHER J , CHARNEY MARK J , CHEN YEN-KUANG , CORBAL JESUS , FORSYTH ANDREW T , GIRKAR MILIND B , HALL JONATHAN C , IDO HIDEKI , VALENTINE ROBERT , WIEDEMEIER JEFFREY
IPC分类号： G06F9/30
CPC分类号： G06F9/30036 , G06F9/30018 , G06F9/30021 , G06F9/30032 , G06F9/30043 , G06F9/3838
摘要： A processing core implemented on a semiconductor chip is described having first execution unit logic circuitry that includes first comparison circuitry to compare each element in a first input vector against every element of a second input vector. The processing core also has second execution logic circuitry that includes second comparison circuitry to compare a first input value against every data element of an input vector.
摘要翻译：描述了在半导体芯片上实现的处理核心，其具有包括第一比较电路的第一执行单元逻辑电路，以将第一输入向量中的每个元素与第二输入向量的每个元素进行比较。处理核心还具有第二执行逻辑电路，其包括第二比较电路，用于将第一输入值与输入向量的每个数据元素进行比较。

3. 发明申请

WO2013095619A1 SUPER MULTIPLY ADD (SUPER MADD) INSTRUCTION WITH THREE SCALAR TERMS 审中-公开
标题翻译：使用三个标量条件的超级增量（超级增量）指令
公开(公告)号：WO2013095619A1
公开(公告)日：2013-06-27
申请号：PCT/US2011067096
申请日：2011-12-23
申请人： INTEL CORP , CORBAL JESUS , FORSYTH ANDREW T , FLETCHER THOMAS D , WU LISA K , SPRANGLE ERIC
发明人： CORBAL JESUS , FORSYTH ANDREW T , FLETCHER THOMAS D , WU LISA K , SPRANGLE ERIC
IPC分类号： G06F9/30 , G06F9/302
CPC分类号： G06F9/3001 , G06F9/30014 , G06F9/30018 , G06F9/30036 , G06F9/30145 , G06F9/3893
摘要： A processing core is described having execution unit logic circuitry having a first register to store a first vector input operand, a second register to a store a second vector input operand and a third register to store a packed data structure containing scalar input operands a, b, c. The execution unit logic circuitry further include a multiplier to perform the operation (a*(first vector input operand)) + (b*(second vector operand)) + c.
摘要翻译：描述了具有执行单元逻辑电路的处理核心，该执行单元逻辑电路具有存储第一向量输入操作数的第一寄存器，存储第二向量输入操作数的第二寄存器以及存储包含标量输入操作数a，b的打包数据结构的第三寄存器， C。执行单元逻辑电路还包括执行操作（a *（第一向量输入操作数））+（b *（第二向量操作数））+ c的乘法器。

4. 发明申请

WO2012040552A2 METHOD AND APPARATUS FOR UNIVERSAL LOGICAL OPERATIONS 审中-公开
标题翻译：用于通用逻辑运算的方法和设备
公开(公告)号：WO2012040552A2
公开(公告)日：2012-03-29
申请号：PCT/US2011052913
申请日：2011-09-23
申请人： INTEL CORP , FORSYTH ANDREW T
发明人： FORSYTH ANDREW T
IPC分类号： G06F9/30 , G06F9/06
CPC分类号： G06F9/30167 , G06F9/30029 , G06F9/30036 , G06F9/34
摘要： An apparatus and method are described for performing arbitrary logical operations specified by a table. For example, one embodiment of a method for performing a logical operation on a computer processor comprises: reading data from each of two or more source operands; combining the data read from the source operands to generate an index value, the index value identifying a subset of bits within an immediate value transmitted with an instruction; reading the bits from the immediate value; and storing the bits read from the immediate value within a destination register to generate a result of the instruction.
摘要翻译：描述了用于执行由表指定的任意逻辑操作的设备和方法。例如，用于在计算机处理器上执行逻辑操作的方法的一个实施例包括：从两个或更多个源操作数中的每一个读取数据; 组合从源操作数读取的数据以生成索引值，所述索引值标识利用指令传输的立即值内的比特的子集; 从立即数中读取位; 以及将从立即值中读取的位存储在目的地寄存器内以生成指令的结果。

5. 发明专利

JP2014059902A Synchronizing simd vectors 有权
标题翻译：同步SIMD矢量图
公开(公告)号：JP2014059902A
公开(公告)日：2014-04-03
申请号：JP2013240725
申请日：2013-11-21
申请人： Intel Corp , インテル・コーポレーション
发明人： RAJWAR RAVI , FORSYTH ANDREW T
IPC分类号： G06F9/52 , G06F17/16
CPC分类号： G06F9/30021 , G06F9/30032 , G06F9/30036 , G06F9/3004 , G06F9/30087
摘要： PROBLEM TO BE SOLVED: To provide instructions that enable a read-modify-write operation to be executed as an indivisible operation for vector data.SOLUTION: A vector compare-and-exchange operation is performed by: decoding, by a decoder in a processing device, a single instruction specifying a vector compare-and-exchange operation for a plurality of data elements between a first storage location, a second storage location, and a third storage location; issuing the single instruction for execution by an execution unit in the processing device; in response to the execution of the single instruction, comparing data elements from the first storage location to corresponding data elements in the second storage location; and, in response to determining if a match exists, replacing the data elements from the first storage location with corresponding data elements from the third storage location.
摘要翻译：要解决的问题：提供使读取 - 修改 - 写入操作能够作为向量数据的不可分割的操作来执行的指令。解决方案：矢量比较和交换操作通过解码器在处理中进行解码指定在第一存储位置，第二存储位置和第三存储位置之间的多个数据元素的矢量比较和交换操作的单个指令; 发出由处理装置中的执行单元执行的单个指令; 响应于所述单个指令的执行，将来自所述第一存储位置的数据元素与所述第二存储位置中的相应数据元素进行比较; 并且响应于确定是否存在匹配，用来自第三存储位置的相应数据元素替换来自第一存储位置的数据元素。

6. 发明专利

BR112013006661A2 método e aparelho para operações de lógica universal 未知
公开(公告)号：BR112013006661A2
公开(公告)日：2016-06-07
申请号：BR112013006661
申请日：2011-09-23
申请人： INTEL CORP
发明人： FORSYTH ANDREW T
IPC分类号： G06F9/06 , G06F9/30
摘要： método e aparelho para operações de lógica universal. a presente invenção refere-se a um aparelho e um método para a realização de operações de lógicas arbitrárias especificadas por uma tabela. por exemplo, uma modalidade de um método para realizar uma operação de lógica em um processador de computador compreende: a leitura de dados a partir de cada um de dois ou mais operandos da fonte; a combinação dos dados lidos a partir dos operandos da fonte para gerar um valor de índice, o valor de índice identificando um subconjunto de bits dentro de um valor imediato transmitido com uma instrução; a leitura dos bits a partir do valor imediato, e o armazenamento dos bits lidos a partir do valor imediato dentro de um registrador de destino para gerar um resultado da instrução.

7. 发明专利

GB2499532A Method and apparatus for universal logical operations 未知
公开(公告)号：GB2499532A
公开(公告)日：2013-08-21
申请号：GB201306690
申请日：2011-09-23
申请人： INTEL CORP
发明人： FORSYTH ANDREW T
IPC分类号： G06F9/30 , G06F9/34
摘要： An apparatus and method are described for performing arbitrary logical operations specified by a table. For example, one embodiment of a method for performing a logical operation on a computer processor comprises: reading data from each of two or more source operands; combining the data read from the source operands to generate an index value, the index value identifying a subset of bits within an immediate value transmitted with an instruction; reading the bits from the immediate value; and storing the bits read from the immediate value within a destination register to generate a result of the instruction.

8. 发明专利

BRPI1005259A2 未知
公开(公告)号：BRPI1005259A2
公开(公告)日：2013-04-02
申请号：BRPI1005259
申请日：2010-12-22
申请人： INTEL CORP
发明人： RAJWAR RAVI , FORSYTH ANDREW T
IPC分类号： G06F9/30 , G06F9/312
摘要： A vector compare-and-exchange operation is performed by: decoding by a decoder in a processing device, a single instruction specifying a vector compare-and-exchange operation for a plurality of data elements between a first storage location, a second storage location, and a third storage location; issuing the single instruction for execution by an execution unit in the processing device; and responsive to the execution of the single instruction, comparing data elements from the first storage location to corresponding data elements in the second storage location; and responsive to determining a match exists, replacing the data elements from the first storage location with corresponding data elements from the third storage location.

9. 发明专利

DE112012007063B4 Zusammenfügen von benachbarten Sammel-/Streuoperationen 未知
公开(公告)号：DE112012007063B4
公开(公告)日：2022-12-15
申请号：DE112012007063
申请日：2012-12-26
申请人： INTEL CORP
发明人： FORSYTH ANDREW T , HICKMANN BRIAN J , HALL JONATHAN C , HUGHES CHRISTOPHER J
IPC分类号： G06F9/38 , G06F9/06 , G06F15/80
摘要： Prozessor (200), umfassend:einen Befehlsdecodierer (202), um einen ersten Befehl (210) zum Sammeln von Datenelementen aus einem Speicher (206) zu decodieren, wobei der erste Befehl (210) einen ersten Operanden, der einen ersten Speicherort spezifiziert, und einen zweiten Operanden aufweist, der eine erste Speicheradresse spezifiziert, die mehrere Datenelemente speichert;eine Ausführungseinheit (204), die an den Befehlsdecodierer (202) gekoppelt ist, um in Reaktion auf den ersten und einen zweiten Befehl (210) ein erstes und ein zweites der Datenelemente zusammenhängend von einem Speicherort auszulesen, basierend auf der ersten Speicheradresse, die durch den zweiten Operanden angegeben ist, und um das erste Datenelement in einem ersten Eintrag des ersten Speicherortes und ein zweites Datenelement in einem ersten Eintrag eines zweiten Speicherortes entsprechend dem ersten Eintrag des ersten Speicherortes zu speichern,wobei der Befehlsdecodierer ferner den zweiten Befehl mit einem dritten Operanden decodiert, der den zweiten Speicherort spezifiziert, und mit einem vierten Operanden, der eine zweite Speicheradresse spezifiziert, wobei die zweite Speicheradresse zu der ersten Speicheradresse um die Größe eines einzelnen Datenelements versetzt ist,wobei der erste Befehl ferner ein Präfix umfasst, das dem Befehlsdecodierer und der Ausführungseinheit angibt, dass der zweite Befehl auf den ersten Befehl folgt und der erste Befehl zu puffern ist, bis der zweite Befehl ankommt, und wobei der zweite Befehl das Präfix nicht umfasst.

10. 发明专利

DE112012007063T5 Zusammenfügen von benachbarten Sammel-/Streuoperationen 未知
公开(公告)号：DE112012007063T5
公开(公告)日：2015-08-06
申请号：DE112012007063
申请日：2012-12-26
申请人： INTEL CORP
发明人： FORSYTH ANDREW T , HALL JONATHAN C , HICKMANN BRIAN J , HUGHES CHRISTOPHER J
IPC分类号： G06F9/06 , G06F9/30 , G06F13/14
摘要： Gemäß einer Ausführungsform weist ein Prozessor einen Befehlsdecodierer für das Decodieren eines ersten Befehls zum Sammeln von Datenelementen aus einem Speicher auf, wobei der erste Befehl über einen ersten Operanden verfügt, der einen ersten Speicherort spezifiziert, und über einen zweiten Operanden, der eine erste Speicheradresse spezifiziert, die mehrere Datenelemente speichert. Der Prozessor weist ferner eine Ausführungseinheit auf, die an den Befehlsdecodierer gekoppelt ist, um in Reaktion auf den ersten Befehl ein erstes und ein zweites der Datenelemente zusammenhängend von einem Speicherort auszulesen, basierend auf der ersten Speicheradresse, die durch den zweiten Operanden angegeben ist, und um das erste Datenelement in einem ersten Eintrag des ersten Speicherortes und ein zweites Datenelement in einem zweiten Eintrag eines zweiten Speicherortes entsprechend dem ersten Eintrag des ersten Speicherortes zu speichern.

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式