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    • 7. 发明授权
      US5809225A Semiconductor memory with built-in parallel bit test mode 失效
    • Semiconductor memory with built-in parallel bit test mode
    • 半导体存储器内置并行位测试模式
    • US5809225A
    • 1998-09-15
    • US534239
    • 1995-09-26
    • Takashi Ohsawa , Shuso Fujii
    • Takashi Ohsawa , Shuso Fujii
    • G11C11/401 , G11C29/08 , G11C29/24 , G11C29/28 , G11C29/34 , G11C29/40 , G11C29/44 , G06F11/00
    • G11C29/28 , G11C29/08 , G11C29/24 , G11C29/34 , G11C29/40 , G11C29/44
    • A semiconductor memory includes a plurality of primary memory cells arranged in a row and column matrix formed on a semiconductor chip area and a plurality of redundant memory cells which replace primary memory cells which are found to be defective. The semiconductor memory includes a first test circuit for simultaneously writing one data value to a first number of the primary memory cells and simultaneously reading stored data from the first number of the primary memory cells to determine whether all of the stored data have the same data value, thereby performing a first parallel bit test on the first number of the primary memory cells. The first parallel bit test is performed while the semiconductor memory is in a wafer state. The semiconductor memory also includes a second test circuit which performs a second parallel bit test on a second number of primary memory cells. The second number is equal to the number of redundant memory cells in a redundant memory cell replacement unit (a row or column of redundant memory cells). The second parallel bit test determines whether the second number of primary memory cells should be replaced by a redundant memory cell replacement unit.
    • 半导体存储器包括以半导体芯片区域形成的行和列矩阵排列的多个主存储单元，以及替代发现有缺陷的主存储单元的多个冗余存储单元。 半导体存储器包括第一测试电路，用于同时将一个数据值写入第一数量的主存储器单元，并同时从第一数量的主存储器单元读取存储的数据，以确定所有存储的数据是否具有相同的数据值 从而对第一数量的主存储器单元执行第一并行比特测试。 当半导体存储器处于晶片状态时，执行第一并行位测试。 半导体存储器还包括在第二数量的主存储器单元上执行第二并行位测试的第二测试电路。 第二个数字等于冗余存储器单元替换单元（冗余存储器单元的行或列）中的冗余存储单元的数量。 第二并行位测试确定第二数量的主存储器单元是否应由冗余存储器单元替换单元替代。
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    • 8. 发明授权
      US08310884B2 Semiconductor memory device 有权
    • Semiconductor memory device
    • 半导体存储器件
    • US08310884B2
    • 2012-11-13
    • US12723922
    • 2010-03-15
    • Takayuki Iwai , Shuso Fujii , Shinji Miyano
    • Takayuki Iwai , Shuso Fujii , Shinji Miyano
    • G11C7/22
    • G11C11/4076 , G11C11/4091 , G11C2207/2236
    • A sense amplifier circuit senses and amplifies a signal read from memory cells arranged at intersections of word-lines and bit-lines. A write circuit reads first data held in a first memory cell of the memory cells, and writes second data corresponding to the first data in a second memory cell different from the first memory cell. A data latch circuit holds data read from the first memory cell. A logic operation circuit performs a logic operation using data read from the second memory cell and data held in the data latch circuit as input values and outputs third data as an operation value. A write-back circuit writes the third data back to the first memory cell.
    • 读出放大器电路感测并放大从布置在字线和位线的交点处的存储单元读取的信号。 写入电路读取保存在存储单元的第一存储单元中的第一数据，并将与第一数据相对应的第二数据写入与第一存储单元不同的第二存储单元。 数据锁存电路保存从第一存储单元读取的数据。 逻辑运算电路使用从第二存储单元读取的数据和保存在数据锁存电路中的数据作为输入值进行逻辑运算，并输出第三数据作为运算值。 回写电路将第三数据写回第一存储单元。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 9. 发明申请
      US20110032778A1 SEMICONDUCTOR MEMORY DEVICE 有权
    • SEMICONDUCTOR MEMORY DEVICE
    • 半导体存储器件
    • US20110032778A1
    • 2011-02-10
    • US12723922
    • 2010-03-15
    • Takayuki Iwai , Shuso Fujii , Shinji Miyano
    • Takayuki Iwai , Shuso Fujii , Shinji Miyano
    • G11C7/00 , G11C7/10
    • G11C11/4076 , G11C11/4091 , G11C2207/2236
    • A sense amplifier circuit senses and amplifies a signal read from memory cells arranged at intersections of word-lines and bit-lines. A write circuit reads first data held in a first memory cell of the memory cells, and writes second data corresponding to the first data in a second memory cell different from the first memory cell. A data latch circuit holds data read from the first memory cell. A logic operation circuit performs a logic operation using data read from the second memory cell and data held in the data latch circuit as input values and outputs third data as an operation value. A write-back circuit writes the third data back to the first memory cell.
    • 读出放大器电路感测并放大从布置在字线和位线的交点处的存储单元读取的信号。 写入电路读取保存在存储单元的第一存储单元中的第一数据，并将与第一数据相对应的第二数据写入与第一存储单元不同的第二存储单元。 数据锁存电路保存从第一存储单元读取的数据。 逻辑运算电路使用从第二存储单元读取的数据和保存在数据锁存电路中的数据作为输入值进行逻辑运算，并输出第三数据作为运算值。 回写电路将第三数据写回第一存储单元。
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