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1. 发明申请

WO2023065004A1 LIGHT DETECTION AND RANGING SYSTEM 审中-公开
公开(公告)号：WO2023065004A1
公开(公告)日：2023-04-27
申请号：PCT/CA2021/051469
申请日：2021-10-19
申请人： HUAWEI TECHNOLOGIES CANADA CO., LTD.
发明人： SAHA, Sreenil , SALMANI, Mahsa , ESHAGHI, Armaghan
IPC分类号： G01S17/89 , G06E3/00 , G06N3/02 , G11C27/00 , G01S17/894
摘要： There is provided a light detection and ranging (LiDAR) system and a method of operation of same. The LiDAR system is a neuromorphic LiDAR system-on-chip (SOC) may include a CMOS chip that includes a field analog vision (FAV) module for generating transformed point clouds in a Cartesian coordinate system and a silicon photonics chip that includes an optical computing system for performing computations of layers of a neural network model to process the transformed point clouds in a Cartesian coordinate system with minimum latency. The LiDAR system can be configured as a hybrid 2.5D integrated circuit or a hybrid 3D integrated circuit which reduces a size of the LiDAR system.

2. 发明申请

WO2015043610A1 PN-JUNCTION DIODE WITH MULTIPLE CONTACTS AND ANALOG-TO-DIGITAL CONVERTER USING IT 审中-公开
标题翻译：具有多个接点的PN结二极管和使用其的模拟数字转换器
公开(公告)号：WO2015043610A1
公开(公告)日：2015-04-02
申请号：PCT/EG2013/000041
申请日：2013-12-18
申请人： KHALEL, Abdel-Rahman Tharwat Refai
发明人： KHALEL, Abdel-Rahman Tharwat Refai
IPC分类号： H03M1/36 , H01L29/808 , H01L29/10 , H03K17/687 , H03K17/76 , H03K19/094 , G11C11/56 , G11C27/00
CPC分类号： H01L29/808 , G11C11/56 , G11C27/005 , H01L29/1029 , H01L29/1066 , H03K17/687 , H03K17/76 , H03K19/09425 , H03K2017/6878 , H03M1/36
摘要： The idea is that we can determine Analog Values and use them as a Digital Values in a simple way by using "one Diode" and adjust it to take advantage of the "Depletion-Region" In this case we can build any electronic circuit by using Different Voltages method instead of (0-1) Circuits. Applying this Idea and using this new electronic pieces will enable us to build smaller, faster electronic circuits with better performance and lower cost. For example, Storage device will store more than one number "0, 1, 2, 3, etc." in each storage unit depending on the accuracy of manufacture, while current storage device can store only one values (1 or 0), the new electronic circuits allow us to store more information in storage units less in size and quantity also. This application of the new electronic piece will enable us to use Different Voltages method and replace the conventional method (0-1) circuits. There are many other usages and applications, for instance we can use it in all logic circuits as Processor or any other circuit use (0-1) and convert it to circuits use the Different Voltages method to make data processing.
摘要翻译：这个想法是，我们可以通过使用“一个二极管”来简单地确定模拟值并将其用作数字值，并调整它以利用“耗尽区域”在这种情况下，我们可以使用不同的电压方法代替（0-1）电路。应用这个想法并使用这个新的电子部件将使我们能够以更好的性能和更低的成本构建更小更快的电子电路。例如，存储设备将存储多个数字“0,1,2,3等” 在每个存储单元中，根据制造的准确性，当前存储设备只能存储一个值（1或0）时，新的电子电路允许我们在更小的尺寸和数量的存储单元中存储更多的信息。新电子片的应用将使我们能够使用不同的电压方法和替代传统的方法（0-1）电路。还有许多其他用途和应用，例如我们可以在所有逻辑电路中使用它作为处理器或任何其他电路使用（0-1），并将其转换为电路使用不同的电压方法进行数据处理。

3. 发明申请

WO2013081991A1 TEMPERATURE COMPENSATION METHOD FOR HIGH-DENSITY FLOATING-GATE MEMORY 审中-公开
标题翻译：用于高密度浮动门存储器的温度补偿方法
公开(公告)号：WO2013081991A1
公开(公告)日：2013-06-06
申请号：PCT/US2012/066584
申请日：2012-11-27
申请人： BOARD OF TRUSTEES OF MICHIGAN STATE UNIVERSITY
发明人： CHAKRABARTTY, Shantanu , GU, Ming , HUANG, Chenling
IPC分类号： G11C16/04 , G11C27/00 , G11C27/02
CPC分类号： H01L27/11526 , G11C7/04 , G11C16/0408 , G11C16/0441 , G11C27/005 , G11C27/028 , H01L27/0629 , H01L28/40
摘要： A temperature compensation technique is provided for a non-volatile memory arrangement. The memory arrangement includes: a memory circuit (12) having a floating gate transistor (P3) operating in weak-inversion mode and a varactor (C v ) with a terminal electrically coupled to a gate node of the floating gate transistor; a first current reference circuit (14) having a floating gate transistor (PI); a second current reference circuit (16) having a floating gate transistor (P2); and a control module (18) configured to selectively receive a reference current ( I 1 , l 2 ) from a drain of the floating gate transistor in each of the first and second current reference circuits. The control module operates to determine a ratio between the reference currents received from the first and second current reference circuits, generate a tuning voltage (V x ) in accordance with the ratio between the reference currents and apply the tuning voltage to the varactor in the memory circuit.
摘要翻译：为非易失性存储器装置提供温度补偿技术。存储器装置包括：具有以弱反相模式工作的浮栅晶体管（P3）的存储器电路（12）和与浮栅晶体管的栅极节点电耦合的端子的变容二极管（Cv）; 具有浮置栅极晶体管（PI）的第一电流参考电路（14）; 具有浮置栅极晶体管（P2）的第二电流参考电路（16）; 以及控制模块（18），被配置为从所述第一和第二电流参考电路中的每一个中的所述浮动栅极晶体管的漏极选择性地接收参考电流（I1，I2）。控制模块操作以确定从第一和第二电流参考电路接收的参考电流之间的比率，根据参考电流之间的比率产生调谐电压（Vx），并将调谐电压施加到存储器电路中的变容二极管。

4. 发明申请

WO2008012462A2 CIRCUIT DE LECTURE D'UN ELEMENT DE RETENTION DE CHARGES POUR MESURE TEMPORELLE 审中-公开
标题翻译：用于读取用于时间测量的负载保持元件的电路
公开(公告)号：WO2008012462A2
公开(公告)日：2008-01-31
申请号：PCT/FR2007/051700
申请日：2007-07-20
申请人： STMICROELECTRONICS SA , LA ROSA, Francesco
发明人： LA ROSA, Francesco
IPC分类号： G11C27/00 , G11C7/10
CPC分类号： G11C7/06 , G04F10/10 , G11C7/062
摘要： L'invention concerne un procédé et un circuit de lecture d'un élément électronique de rétention de charges (10) pour une mesure temporelle, du type comportant au moins un élément capacitif (C1, C2) dont le diélectrique présente une fuite et un transistor à borne de commande isolée (5) de lecture des charges résiduelles, le circuit de lecture comportant : deux branches parallèles entre deux bornes d'alimentation, chaque branche comportant au moins un transistor d'un premier type (P1, P2) et un transistor d'un deuxième type (N3, 5), le transistor du deuxième type de l'une des branches étant constitué par celui de l'élément à lire et le transistor du deuxième type de l'autre branche recevant, sur sa borne de commande, un signal (VDAC) en escalier, les drains respectifs des transistors du premier type étant connectés aux entrées respectives d'un comparateur (135) dont la sortie (OUT) fournit une indication du niveau de tension résiduel dans l'élément de rétention de charges.
摘要翻译：
本发明涉及一种方法和的一个读电路的éL E包换é负载（10），用于进行时间测量，所述类型的，其包括至少一个E L E包换电容（C1，C2），其二的DE电子řé张力电气呈现泄漏和晶体管。（5），用于读取残余电荷，所述读取电路包括：在两个供电端子之间的两个并联分支，每个分支包括至少一个第一类型的晶体管（P1， P2）和第二类型的晶体管（N3,5），形成第二类型的一个分支的晶体管。由那个“ 读和第二＆egrave的晶体管;我类型的其他分支接收的，其控制端子，在步骤信号（VDAC）上，所述第一类型E的晶体管作为连接（E S）中，以输入的各自的漏极éES各自d 其输出（OUT）提供电荷保持元件中的剩余电压电平的指示的比较器（135）。

5. 发明申请

WO2004070987A3 ANALOG FLOATING GATE VOLTAGE SENSE DURING DUAL CONDUCTION PROGRAMMING 审中-公开
标题翻译：双向导通编程期间模拟浮动门电压检测
公开(公告)号：WO2004070987A3
公开(公告)日：2005-02-17
申请号：PCT/US2004001697
申请日：2004-01-21
申请人： XICOR INC , OWEN WILLIAM
发明人： OWEN WILLIAM
IPC分类号： G11C16/04 , G11C16/34 , G11C27/00 , H03K5/153 , H03K5/22 , H03K5/24 , H04L20060101
CPC分类号： H03K5/2481 , G11C16/0441 , G11C16/3468 , G11C27/005 , H03K5/249
摘要： A method for sensing the voltage on a floating gate in a floating gate circuit during a set mode is disclosed. The method includes the steps of: a) causing the floating gate circuit (30) to enter into a set mode, wherein a first predetermined voltage (Vset) is coupled to the gate of a second transistor (T2) in the floating gate circuit; b) causing the voltage on the floating gate to be sensed relative to the first voltage by a first transistor (T1); c) causing an output voltage (Vout) to be generated by the floating gate circuit; and d) causing the voltage on the floating gate to be modified as a function of the output voltage, including modifying the charge level on said floating gate under the control of a first tunnel device (Te) and a second tunnel device (Tp) operating in dual conduction during said set mode, said first tunnel device formed between said floating gate and a first tunnel electrode (Ee) and said second tunnel device formed between said floating gate and a second tunnel electrode (Ep); and e) repeating steps b) through d) until the voltage on the floating gate is approximately equal to the first voltage.
摘要翻译：公开了一种用于在设定模式期间感测浮置栅极电路中的电压的方法。该方法包括以下步骤：a）使浮置门电路（30）进入设定模式，其中第一预定电压（Vset）耦合到浮置栅极电路中的第二晶体管（T2）的栅极; b）通过第一晶体管（T1）使得浮动栅极上的电压相对于第一电压被感测; c）使浮置电路产生输出电压（Vout）; 以及d）使得浮动栅极上的电压作为输出电压的函数被修改，包括在第一隧道装置（Te）和第二隧道装置（Tp）的控制下修改所述浮动栅极上的电荷水平在所述设定模式期间，在所述浮置栅极和第一隧道电极（Ee）之间形成所述第一隧道装置，所述第二隧道装置形成在所述浮置栅极和第二隧道电极（Ep）之间; 和e）重复步骤b）至d），直到浮动栅极上的电压近似等于第一电压。

6. 发明申请

WO2004086408A1 TRACK AND HOLD CIRCUIT 审中-公开
标题翻译：跟踪和保持电路
公开(公告)号：WO2004086408A1
公开(公告)日：2004-10-07
申请号：PCT/IB2004/050309
申请日：2004-03-22
申请人： KONINKLIJKE PHILIPS ELECTRONICS N.V. , SANDULEANU, Mihai, A., T. , STIKVOORT, Eduard, F.
发明人： SANDULEANU, Mihai, A., T. , STIKVOORT, Eduard, F.
IPC分类号： G11C27/00
CPC分类号： G11C27/00
摘要： A track and hold circuit (1) comprising: - a linear amplifier (2) receiving a differential analog signal (D+, D-) and being controlled by a first binary clock signal (H+) having a first phase, - the linear amplifier (2) providing a feed-forward input signal substantially equal with the differential analog signal (D+, D-) to a pseudo latch circuit (3) in the first phase of the first binary clock signal (H+), said pseudo latch circuit (3) being controlled by a second binary clock signal (H-) for memorizing the input signal and providing a differential output signal (LD+, LD-) substantially equal with the input signal during a second phase of the first binary clock signal (H-), the second binary clock signal being substantially in antiphase with the first binary clock signal (H+).
摘要翻译：一种跟踪和保持电路（1），包括： - 线性放大器（2），其接收差分模拟信号（D +，D-）并由具有第一相位的第一二进制时钟信号（H +）控制， - 线性放大器 2）在第一二进制时钟信号（H +）的第一相位向伪锁存电路（3）提供与差分模拟信号（D +，D-）基本相等的前馈输入信号，所述伪锁存电路（3））由第二二进制时钟信号（H-）控制，用于存储输入信号，并在第一二进制时钟信号（H）的第二相位期间提供与输入信号基本相等的差分输出信号（LD +，LD-）第二二进制时钟信号基本上与第一二进制时钟信号（H +）反相。

7. 发明申请

WO03081833B1 FLOATING-GATE ANALOG CIRCUIT 审中-公开
标题翻译：浮动门模拟电路
公开(公告)号：WO03081833B1
公开(公告)日：2004-02-26
申请号：PCT/US0309228
申请日：2003-03-24
申请人： GEORGIA TECH RES INST
发明人： HALL TYSON S , HASLER PAUL , ANDERSON DAVID V , SMITH PAUL D , KUCIC MATTHEW RAYMOND , BROWN EDGAR ALEJANDRO
IPC分类号： G11C27/00 , G06G7/12 , H01L21/82 , H01L21/8247 , H01L27/115 , H01L29/76 , H01L29/788 , H01L29/792 , H03F1/32 , H03F3/08 , H03F3/45 , H03K19/177 , H04L20060101
CPC分类号： G11C27/005 , G06G7/12 , H03F1/3211 , H03F1/3241 , H03F3/082 , H03F3/45183 , H03F2200/174 , H03F2203/45121 , H03K19/17732 , H03K19/1776 , H03K19/1778
摘要： Systems and methods for configuring a floating-gate transistor (176, 177, 178) device to perform a computational function upon an input signal that is coupled into a floating-gate (566) of the floating gate field-effect transistor, wherein the computational function is dependent upon a charge that is a configuration circuit (225) that is used to configure circuit parameters of the floating gate field-effect transistor in order to perform the computational function. In one embodiment, the floating gate transistor, which is a floating-gate pFET (170), is part of an analog memory array.
摘要翻译：用于配置浮栅晶体管（176,177,178）装置的系统和方法，用于对耦合到浮置栅极场效应晶体管的浮置栅极（566）的输入信号执行计算功能，其中计算功能取决于作为用于配置浮动栅极场效应晶体管的电路参数以便执行计算功能的配置电路（225）的电荷。在一个实施例中，作为浮栅pFET（170）的浮栅晶体管是模拟存储器阵列的一部分。

8. 发明申请

WO2002082461A2 READOUT OF ARRAY-BASED ANALOG DATA IN SEMICONDUCTOR-BASED DEVICES 审中-公开
标题翻译：在基于半导体的器件中读取基于阵列的模拟数据
公开(公告)号：WO2002082461A2
公开(公告)日：2002-10-17
申请号：PCT/US2002/010418
申请日：2002-04-01
申请人： MICRON TECHNOLOGY, INC.
发明人： HUANG, Steve, Lan-Ping , ANG, Lin, Ping
IPC分类号： G11C27/00
CPC分类号： H04N5/378 , H04N5/365
摘要： Systems and techniques to readout array-based analog data with reduced power requirements and reduced fixed pattern noise. An image sensor on an integrated circuit may include a sensor array to provide array-based analog data, a parallel sampling circuitry to receive the array-based analog data in parallel, a pipelined amplification circuitry to serially amplify the received array-based analog data, and an analog-to-digital converter to convert the amplified array-based analog data into digital data.
摘要翻译：读取基于阵列的模拟数据的系统和技术，降低了功率需求并降低了固定模式噪声。集成电路上的图像传感器可以包括提供基于阵列的模拟数据的传感器阵列，并行接收基于阵列的模拟数据的并行采样电路，用于串行放大接收的基于阵列的模拟数据的流水线放大电路，以及用于将放大的基于阵列的模拟数据转换为数字数据的模拟 - 数字转换器。

9. 发明申请

WO00065602A1 SEMICONDUCTOR MEMORY CARD AND DATA READING APPARATUS 审中-公开
标题翻译：半导体存储卡和数据读取装置
公开(公告)号：WO00065602A1
公开(公告)日：2000-11-02
申请号：PCT/JP2000/002309
申请日：2000-04-10
IPC分类号： G06F12/14 , G06F1/00 , G06F21/00 , G06F21/24 , G06K17/00 , G06K19/073 , G11C16/22 , G11C27/00 , H04L9/08 , H04L9/32
CPC分类号： G06F21/10 , G06F21/445 , G06F21/6218 , G06F21/78 , G06F21/79 , G06F2221/2105 , G06Q20/3674 , G11C16/22 , H04L9/3273 , H04L2209/603
摘要： A semiconductor memory card comprising a control IC (302), a flash memory (303), and a ROM (304). The ROM (304) holds information such as a medium ID (341) unique to the semiconductor memory card. The flash memory (303) includes an authentication memory (332) and a non-authentication memory (331). The authentication memory (332) can be accessed only by external devices which have been affirmatively authenticated. The non-authentication memory 331 can be accessed by external devices whether the external devices have been affirmatively authenticated or not. The control IC (302) includes control units (325) and (326), an authentication unit (321) and the like. The control units (325) and (326) control accesses to the authentication memory (332) and the non-authentication memory (331), respectively. The authentication unit (321) executes a mutual authentication with an external device.
摘要翻译：一种包括控制IC（302），闪速存储器（303）和ROM（304）的半导体存储卡。 ROM（304）保存诸如半导体存储卡唯一的介质ID（341）的信息。闪存（303）包括认证存储器（332）和非验证存储器（331）。认证存储器（332）只能被已经被肯定认证的外部设备访问。外部设备可以访问非认证存储器331，无论外部设备是否被肯定认证。控制IC（302）包括控制单元（325）和（326），认证单元（321）等。控制单元（325）和（326）分别控制对认证存储器（332）和非验证存储器（331）的访问。认证单元（321）执行与外部设备的相互认证。

10. 发明申请

WO99067827A2 SEMICONDUCTOR STRUCTURE AND PROCEDURE FOR MINIMISING NON-IDEALITIES 审中-公开
标题翻译：最小化非理想化的半导体结构和程序
公开(公告)号：WO99067827A2
公开(公告)日：1999-12-29
申请号：PCT/FI1999/000494
申请日：1999-06-08
IPC分类号： G11C27/00 , H01L27/115 , H01L29/788 , H01L29/78
CPC分类号： H01L27/115 , G11C27/005 , H01L29/7881
摘要： The invention relates to a semiconductor structure and a method for minimising non-idealities in a semiconductor structure, in which a drain, a source, a floating gate (102) and at least one input (108) capacitively connected to the floating gate (102) are disposed on a substrate (105) so as to form a nu -MOSFET transistor. According to the invention, a conductive layer insulated from the floating gate (102) and at least partially superimposed on the gate (102) is formed in the semiconductor structure and the conductive layer is connected to a constant potential.
摘要翻译：本发明涉及一种用于最小化半导体结构中的非理想性的半导体结构和方法，其中漏极，源极，浮动栅极（102）和至少一个电容性地连接到浮动栅极（102）的输入（108））设置在衬底（105）上以便形成nu-MOSFET晶体管。根据本发明，在半导体结构中形成了与浮动栅极（102）绝缘且至少部分地叠加在栅极（102）上的导电层，并且导电层连接到恒定电位。

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