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1. 发明申请

WO2005022749A1 SYNCHRONOUS FREQUENCY DIVIDERS AND COMPONENTS THEREFOR 审中-公开
标题翻译：同步频率分配器及其组件
公开(公告)号：WO2005022749A1
公开(公告)日：2005-03-10
申请号：PCT/EP2003/009564
申请日：2003-08-28
申请人： FUJITSU LIMITED , MÜLLER, Bardo
发明人： MÜLLER, Bardo
IPC分类号： H03K23/66
CPC分类号： H03K23/50 , H03K3/2885 , H03K23/665
摘要： The invention discloses a frequency divider using half-adding functions, comprising one latch circuitry with half adding functions for each digit, each latch circuitry receiving its output signal Sout at its S-input, the latch circuitry (76) for the least significant bit receiving at its carry-input a "1", and each further latch circuitry receiving at its Carry-input the carry signal from the latch circuitry of the previous digit, and an And gate circuitry receiving the Sum outputs of the latch circuitries.
摘要翻译：本发明公开了一种使用半加法功能的分频器，包括一个具有每个数字的半加功能的锁存电路，每个锁存电路在其S输入端接收其输出信号Sout，锁存电路（76）用于最低有效位接收在其进位输入处为“1”，并且每个另外的锁存电路在其进位输入处接收来自先前数字的锁存电路的进位信号，以及接收锁存电路的和输出的“和”门电路。

2. 发明申请

WO2016076798A1 REGENERATIVE FREQUENCY DIVIDER 审中-公开
标题翻译：再生频率分频器
公开(公告)号：WO2016076798A1
公开(公告)日：2016-05-19
申请号：PCT/SG2015/050445
申请日：2015-11-12
申请人： MEDIATEK SINGAPORE PTE. LTD.
发明人： BEGHEIN, Christophe C. , STRANGE, Jonathan Richard
IPC分类号： H03K21/00 , H03K23/50
CPC分类号： H03D7/1458 , H03K3/0231 , H03K23/44 , H03K23/50
摘要： A regenerative frequency divider comprising an in-phase mixer circuit and a phase-shifted mixer circuit. At least one switching device of the in-phase mixer circuit is of a smaller scale than a corresponding switching device of the transconductance component of the in-phase mixer circuit. In some examples, at least one switching device within an input switching stage of the regenerative frequency divider forming part of the phase-shifted mixer circuit is of a smaller scale than a respective corresponding switching device within the input switching stage forming part of the in- phase mixer circuit. In some further examples, all switching devices within the phase-shifted mixer circuit are of a small scale than respective corresponding switching devices within the in-phase mixer circuit.
摘要翻译：一种再生分频器，包括同相混频电路和相移混频电路。同相混合电路的至少一个开关器件的尺寸小于同相混频器电路的跨导元件的相应开关器件。在一些示例中，形成相移混频器电路的一部分的再生分频器的输入开关级中的至少一个开关器件的尺寸小于输入开关级中形成部分的相应的开关器件的尺寸，相混频器电路。在一些另外的示例中，相移混频器电路内的所有开关器件都具有小于同相混频器电路内的相应开关器件的小尺寸。

3. 发明申请

WO2015065683A1 INDUCTOR-LESS 50% DUTY CYCLE WIDE-RANGE DIVIDE-BY-3 CIRCUIT 审中-公开
标题翻译：电感器不足50％占空比宽范围分流三路电路
公开(公告)号：WO2015065683A1
公开(公告)日：2015-05-07
申请号：PCT/US2014/060135
申请日：2014-10-10
申请人： QUALCOMM INCORPORATED
发明人： SAJJADI, Ali , VAKILI-AMINI, Babak
IPC分类号： H04B1/40 , H03K23/54 , H03K3/037 , H03K21/10
CPC分类号： H03K23/50 , H03K3/3562 , H03K21/10 , H03K23/544 , H04L25/02
摘要： Certain aspects of the present disclosure provide apparatus for producing an output signal having a duty cycle of 50% and a frequency that is one third that of an input signal. One example frequency dividing circuit for producing such an output signal generally includes first and second flip-flops; first, second, and third logic circuits, each configured to function equivalently to a logic OR gate; and an internal frequency dividing circuit configured to generate an output waveform having a frequency that is one half that of an input waveform.
摘要翻译：本公开的某些方面提供了用于产生占空比为50％，频率为输入信号的三分之一的输出信号的装置。用于产生这种输出信号的一个示例性分频电路通常包括第一和第二触发器; 第一，第二和第三逻辑电路，每个逻辑电路被配置为等效于逻辑或门功能; 以及内部分频电路，被配置为生成具有输入波形的一半的频率的输出波形。

4. 发明申请

WO2006129779A1 半導体記憶装置审中-公开
标题翻译：半导体存储设备
公开(公告)号：WO2006129779A1
公开(公告)日：2006-12-07
申请号：PCT/JP2006/311050
申请日：2006-05-26
申请人：セイコーエプソン株式会社 , 朝内昇 , 大塚栄太郎
发明人：朝内昇 , 大塚栄太郎
IPC分类号： G11C16/02 , B41J2/175 , B41J29/38
CPC分类号： G11C16/06 , G06F21/6218 , H03K23/50
摘要：　半導体記憶装置１０は、入力された書き込みデータが、メモリアレイ１００の既存データの値以上の値である場合に、メモリアレイ１００に対する入力された書き込みデータの書き込みを許容する。具体的には、インクリメントコントローラ１５０は、メモリアレイ１００から既存データを読み出し、８ビットラッチレジスタ１７０にラッチされている書き込みデータと比較する。インクリメントコントローラ１５０は、書き込みデータの値が既存データの値以上の場合には、ライト／リードコントローラ１４０に対して書き込み許可信号ＷＥＮ１を出力し、メモリアレイ１００に対する８ビットラッチレジスタ１７０にラッチされている書き込みデータの書き込みを実行する。
摘要翻译：当输入写入数据的值等于或大于存储器阵列（100）中现有数据的值时，半导体存储装置（10）允许将输入写入数据写入存储器阵列（100）。具体地，增量控制器（150）从存储器阵列（100）中读取现有数据，并将其与锁存在8位锁存寄存器（170）中的写入数据进行比较。当写入数据的值等于或大于现有数据的值时，增量控制器（150）向写入/读取控制器（140）输出写入许可信号（WEN1），从而执行写入将被锁存在8位锁存寄存器（170）中的写入数据写入到存储器阵列（100）中。

5. 发明申请

WO2013006493A1 LOW POWER TUNABLE REFERENCE VOLTAGE GENERATOR 审中-公开
标题翻译：低功率基准电压发生器
公开(公告)号：WO2013006493A1
公开(公告)日：2013-01-10
申请号：PCT/US2012/045113
申请日：2012-06-29
申请人： HANSON, Scott , IFESINACHUKWU, Kenneth, Gozie , KANJI, Ajaykumar, A.
发明人： HANSON, Scott , IFESINACHUKWU, Kenneth, Gozie , KANJI, Ajaykumar, A.
IPC分类号： G05F1/10
CPC分类号： G05F1/462 , G05F3/08 , G05F3/262 , G06F1/08 , G06F1/10 , H03K3/012 , H03K21/023 , H03K23/50
摘要： A method and apparatus for generating an improved reference voltage for use, for example, in a system requiring accurate low power operation. In particular, our reference voltage generator is adapted to output VREF as a function of the voltage difference between V1 and V2. The reference voltage generator is further adapted to include our reference voltage tuner to compensate for predetermined sensitivities of the reference voltage VREF, and to adjust the absolute value of VREF. During manufacturing and system test, a driver may be used to drive a buffered or unbuffered version of VREF to off-chip test functionality. Also, a configuration memory may be used to store the trim settings during normal operation, and make such settings available to outside resources.
摘要翻译：一种用于产生改进的参考电压的方法和装置，例如在需要精确的低功率操作的系统中使用。特别地，我们的参考电压发生器适于输出VREF作为V1和V2之间的电压差的函数。参考电压发生器还适于包括我们的参考电压调谐器以补偿参考电压VREF的预定灵敏度，并调整VREF的绝对值。在制造和系统测试期间，可以使用驱动程序来驱动缓冲或无缓冲版本的VREF以降低片外测试功能。此外，可以使用配置存储器来在正常操作期间存储修剪设置，并且使得这样的设置可用于外部资源。

6. 发明申请

WO2013006482A1 LOW POWER TUNABLE REFERENCE CURRENT GENERATOR 审中-公开
标题翻译：低功率基准电流发生器
公开(公告)号：WO2013006482A1
公开(公告)日：2013-01-10
申请号：PCT/US2012/045077
申请日：2012-06-29
申请人： HANSON, Scott , IFESINACHUKWU, Kenneth, Gozie , KANJI, Ajaykumar, A.
发明人： HANSON, Scott , IFESINACHUKWU, Kenneth, Gozie , KANJI, Ajaykumar, A.
IPC分类号： G05F1/567
CPC分类号： G05F1/462 , G05F3/08 , G05F3/262 , G06F1/08 , G06F1/10 , H03K3/012 , H03K21/023 , H03K23/50
摘要： An improved reference current generator for use in an integrated circuit. A voltage difference generator generates two voltages that are separated by a relatively small electrical potential. The two closely separated voltages are applied across a resistive element with relatively large impedance value resulting in a small and stable reference current. The stable reference current is mirrored and, if desired, amplified for use on the integrated circuit. A driver selectively drives state information off chip for assisting in post-silicon correction of unwanted sensitivities. A configuration memory stores values used to adjust effective device widths and lengths for correcting unwanted sensitivities.
摘要翻译：一种用于集成电路的改进的参考电流发生器。电压差发生器产生由相对小的电位分开的两个电压。两个紧密分离的电压施加在具有较大阻抗值的电阻元件上，导致小且稳定的参考电流。稳定的参考电流被镜像，并且如果需要，被放大以用于集成电路。驱动器选择性地驱动芯片外的状态信息以辅助不期望的灵敏度的后硅校正。配置存储器存储用于调整有效设备宽度和长度以修正不需要的灵敏度的值。

7. 发明申请

WO2013006481A1 METHOD AND APPARATUS FOR LOW JITTER DISTRIBUTED CLOCK CALIBRATION 审中-公开
标题翻译：低抖动分布时钟校准的方法和装置
公开(公告)号：WO2013006481A1
公开(公告)日：2013-01-10
申请号：PCT/US2012/045074
申请日：2012-06-29
申请人： SHEAFOR, Stephen, James
发明人： SHEAFOR, Stephen, James
IPC分类号： G06F19/00
CPC分类号： G05F1/462 , G05F3/08 , G05F3/262 , G06F1/08 , G06F1/10 , H03K3/012 , H03K21/023 , H03K23/50
摘要： A method and apparatus for generating an accurate clock generator timing source, comprising minimal jitter, excellent resolution, and an extended calibration range, for use, for example, in a system requiring accurate low power operation. In particular, a clock generation system is adapted to receive a generated clock input, a reference clock input, and an adjustment parameter comprising a sign bit and p data bits. The calibration logic system is further adapted to output and modify a calibrated clock, using distributed pulse modification. The adjustment parameter may be automatically generated.
摘要翻译：一种用于产生精确的时钟发生器定时源的方法和装置，包括最小抖动，优异的分辨率和扩展的校准范围，用于例如需要精确的低功率操作的系统中。具体地，时钟发生系统适于接收生成的时钟输入，参考时钟输入和包括符号位和p数据位的调整参数。校准逻辑系统还适于使用分布式脉冲修改来输出和修改校准时钟。可以自动生成调整参数。

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