专利快速检索-快速检索全球专利，免费商用专利数据库-IPRDB

1. 发明申请

WO2011108343A1 PULSE SIGNAL OUTPUT CIRCUIT AND SHIFT REGISTER 审中-公开
标题翻译：脉冲信号输出电路和移位寄存器
公开(公告)号：WO2011108343A1
公开(公告)日：2011-09-09
申请号：PCT/JP2011/052795
申请日：2011-02-03
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , TOYOTAKA, Kouhei
发明人： TOYOTAKA, Kouhei
IPC分类号： H03K3/356 , H03K19/0175 , H03K19/0944 , H03K23/44
CPC分类号： H03K19/0013 , G11C19/184 , G11C19/28 , H03K19/096 , H03K23/44
摘要： An object of the present invention is to provide a pulse signal output circuit capable of operating stably and a shift register including the pulse signal output circuit. In an embodiment of the pulse signal output circuit, a transistor has a source terminal or a drain terminal connected to a gate electrode of another transistor having a source terminal or a drain terminal forming an output terminal of the pulse signal output circuit, the channel length of the transistor being longer than the channel length of the other transistor. Thereby, the amount of a leakage current modifying the gate potential of the other transistor can be reduced, and a malfunction of the pulse signal output circuit can be prevented.
摘要翻译：本发明的目的是提供一种能够稳定运行的脉冲信号输出电路和包括脉冲信号输出电路的移位寄存器。在脉冲信号输出电路的实施例中，晶体管具有连接到具有形成脉冲信号输出电路的输出端的源极端子或漏极端子的另一晶体管的栅电极的源极端子或漏极端子，沟道长度的晶体管比另一个晶体管的沟道长度长。因此，可以减小修正另一个晶体管的栅极电位的漏电流的量，并且可以防止脉冲信号输出电路的故障。

2. 发明申请

WO2012161003A1 DIVIDER CIRCUIT AND SEMICONDUCTOR DEVICE USING THE SAME 审中-公开
标题翻译：使用相同的分路电路和半导体器件
公开(公告)号：WO2012161003A1
公开(公告)日：2012-11-29
申请号：PCT/JP2012/062245
申请日：2012-05-08
申请人： SEMICONDUCTOR ENERGY LABORATORY CO., LTD. , FUJITA, Masashi , MAEHASHI, Yukio
发明人： FUJITA, Masashi , MAEHASHI, Yukio
IPC分类号： H03K23/00 , H03K21/00 , H03K21/14 , H03K23/44
CPC分类号： H03K3/356156 , H03K21/023 , H03K23/44 , H03K23/52
摘要： A semiconductor device with low power consumption and a small area is provided. By using a transistor including an oxide semiconductor for a channel as a transistor included in a flip-flop circuit, a divider circuit in which the number of transistors is small, power consumption is low, and the area is small can be achieved. By using the divider circuit, a semiconductor device which operates stably and is highly reliable can be provided.
摘要翻译：提供具有低功耗和小面积的半导体器件。通过使用包括用于沟道的氧化物半导体的晶体管作为包括在触发器电路中的晶体管，可以实现晶体管数量少，功耗低，面积小的分压电路。通过使用分压电路，可以提供稳定运转且高可靠性的半导体装置。

3. 发明申请

WO2005091506A1 FREQUENCY DIVIDER 审中-公开
标题翻译：频率分配器
公开(公告)号：WO2005091506A1
公开(公告)日：2005-09-29
申请号：PCT/IB2005050818
申请日：2005-03-04
申请人： KONINKL PHILIPS ELECTRONICS NV , LEENAERTS DOMINICUS M W , NAUTA BRAM , ACAR MUSTAFA
发明人： LEENAERTS DOMINICUS M W , NAUTA BRAM , ACAR MUSTAFA
IPC分类号： H03K3/356 , H03K23/44
CPC分类号： H03K23/44 , H03K3/356121

4. 发明申请

WO1991011860A1 HIGH SPEED FREQUENCY DIVIDER CIRCUIT 审中-公开
标题翻译：高速分路电路
公开(公告)号：WO1991011860A1
公开(公告)日：1991-08-08
申请号：PCT/US1990006991
申请日：1990-12-05
申请人： DAVID SARNOFF RESEARCH CENTER, INC.
发明人： DAVID SARNOFF RESEARCH CENTER, INC. , LEE, Sywe, Neng
IPC分类号： H03K23/44
CPC分类号： H03K23/44
摘要： A frequency divider (10) receives a first frequency signal (CKT) and at least one clock signal (CKI) of a sub-multiple of the first frequency. The first frequency signal (CKT) charges a storage terminal (42) once each first frequency cycle and the sub-multiple frequency signal (CKI) discharges the storage terminal (42) once each sub-multiple frequency cycle. The discharged storage terminal sets the frequency divider output (30) which is reset by the first frequency signal (CKT) when the storage terminal (42) is discharged. The sub-multiple frequency clock signal (CKI) is employed to control the storage terminal (42) instead of a feedback path from the output to increase the operating frequency of the divider.

5. 发明申请

WO2007029624A1 電子回路、分周器及び無線機审中-公开
标题翻译：电子电路，分路器和无线设备
公开(公告)号：WO2007029624A1
公开(公告)日：2007-03-15
申请号：PCT/JP2006/317372
申请日：2006-09-01
申请人：松下電器産業株式会社 , 細川嘉史 , 齊藤典昭 , 清水克人
发明人：細川嘉史 , 齊藤典昭 , 清水克人
IPC分类号： H03K23/00 , H03K3/286
CPC分类号： H03K3/289 , H03K23/44
摘要：　本発明は、負荷回路の可変制御を行うことなく、分周可能な周波数帯を広帯域化することを目的とする。　マスター段１０１は、トランジスタ１とトランジスタ２からなる差動回路と、トランジスタ３とトランジスタ４からなる差動回路とトランジスタ５とトランジスタ６からなる差動回路と、負荷回路７（第１の負荷回路）と、負荷回路８（第２の負荷回路）と、電流源トランジスタ９とから構成されている。負荷回路７（第１の負荷回路）は、インダクタ７Ａ（第１のインダクタ）と、インダクタ７Ｂ（第５のインダクタ）と、容量７Ｃ（第１の容量）から構成されている。インダクタ７Ｂと容量７Ｃで並列共振回路（第１のＬＣ並列共振回路）を構成し、インダクタ７Ａと直列接続している。
摘要翻译：在不执行负载电路的可变控制的情况下，可分频频带被加宽。主级（101）包括包括晶体管（1）和晶体管（2）的差分电路，包括晶体管（3）和晶体管（4）的差分电路，包括晶体管（5）和晶体管晶体管（6），负载电路（7）（第一负载电路），负载电路（8）（第二负载电路）和电流源晶体管（9）。负载电路（7）（第一负载电路）包括电感器（7A）（第一电感器），电感器（7B）（第五电感器）和电容器（7C）（第一电容器）。电感器（7B）和电容器（7C）构成串联连接到电感器（7A）的并联谐振电路（第一LC并联谐振电路）。

6. 发明申请

WO2005041413A1 FREQUENCY DIVIDER 审中-公开
标题翻译：频率分配器
公开(公告)号：WO2005041413A1
公开(公告)日：2005-05-06
申请号：PCT/IB2004/052080
申请日：2004-10-13
申请人： KONINKLIJKE PHILIPS ELECTRONICS N.V. , STIKVOORT, Eduard, F. , SANDULEANU, Mihai, A., T.
发明人： STIKVOORT, Eduard, F. , SANDULEANU, Mihai, A., T.
IPC分类号： H03K23/54
CPC分类号： H03K23/44 , H03K23/542
摘要： A frequency divider comprising a first flip-flop (M1, M2, M3, M4) having a first clock input (CI) for receiving a clock signal, the flip-flop further comprising a first set input (Q4) and a first non-inverted output (Q1). The frequency divider further comprises a second flip-flop (M'1, M'2, M'3, M'4) having a second clock input (Cl) for receiving a second clock signal that is substantially in anti-phase with the clock signal inputted into the first clock input (Cl), a second set input coupled to the first non-inverted output (Q1), a second non-inverted output (Q2) and a second inverted output (Q2), the second inverted output (Q2) being coupled to the first set input (Q4).
摘要翻译：一种分频器，包括具有用于接收时钟信号的第一时钟输入（CI）的第一触发器（M1，M2，M3，M4），所述触发器还包括第一设定输入（Q4）和第一非 - 反相输出（Q1）。分频器还包括具有第二时钟输入（C1）的第二触发器（M'1，M'2，M'3，M'4），用于接收与第二时钟信号基本上相反的第二时钟信号输入到第一时钟输入（C1）的时钟信号，耦合到第一非反相输出（Q1）的第二设定输入，第二非反相输出（Q2）和第二反相输出（Q2），第二反相输出（Q2）耦合到第一组输入（Q4）。

7. 发明申请

WO2005041412A1 PRESCALER 审中-公开
标题翻译：预分频器
公开(公告)号：WO2005041412A1
公开(公告)日：2005-05-06
申请号：PCT/IB2004/052079
申请日：2004-10-13
申请人： KONINKLIJKE PHILIPS ELECTRONICS N.V. , SANDULEANU, Mihai, A., T. , STIKVOORT, Eduard, F.
发明人： SANDULEANU, Mihai, A., T. , STIKVOORT, Eduard, F.
IPC分类号： H03K23/54
CPC分类号： H03K23/44 , H03K23/542
摘要： A prescaler, comprising a first flip-flop (F1) coupled to a second flip-flip (F2). Each flip-flop comprises a latch (M1, M2, M3, M4) having a first input (R) and a second input (S) coupled to respective first NOR circuit (M8, M9, M10) and second NOR circuit (M5, M6, M7).
摘要翻译：一种预分频器，包括耦合到第二触发器（F2）的第一触发器（F1）。每个触发器包括具有耦合到相应的第一NOR电路（M8，M9，M10）和第二NOR电路（M5）的第一输入（R）和第二输入（S）的锁存器（M1，M2，M3，M4） M6，M7）。

8. 发明申请

WO9839845A3 METHOD AND CIRCUIT FOR PRODUCING HIGH-SPEED COUNTS 审中-公开
标题翻译：用于生产高速计数的方法和电路
公开(公告)号：WO9839845A3
公开(公告)日：2000-09-14
申请号：PCT/US9804281
申请日：1998-03-05
申请人： MICRON TECHNOLOGY INC
发明人： MANNING TROY A
IPC分类号： H03K21/00 , H03K23/00 , H03K23/44 , H03K23/54
CPC分类号： H03K23/44 , H03K23/54
摘要： A counter circuit includes a series of registers driven by two phase shifted clocks. A clock generator in the counter circuit generates four asymmetrical clock signals to drive each of the registers. The registers are formed from input and output stages, each having two sets of switches. The first set of switches in each stage provides a supply voltage to a stage output in response to the asymmetrical clocks. The second set of switches supply ground to the stage output in response to the asymmetrical clocks. To accelerate response of the switching circuits, isolation switches decouple the first set of switches in each pair from the stage output during switching of the second set of switches, thereby removing loading of stage output by the second set of switches.
摘要翻译：计数器电路包括由两个相移时钟驱动的一系列寄存器。计数器电路中的时钟发生器产生四个非对称时钟信号来驱动每个寄存器。寄存器由输入和输出级形成，每级具有两组开关。每个级中的第一组开关响应于不对称时钟向电平输出提供电源电压。第二组开关响应不对称时钟向地面输出提供接地。为了加速开关电路的响应，隔离开关在第二组开关切换期间将每一对中的第一组开关与级输出分离，从而消除第二组开关的输出负载。

9. 发明申请

WO2013012755A1 DYNAMIC DIVIDE BY 2 FREQUENCY DIVIDER WITH 25% DUTY CYCLE OUTPUT WAVEFORMS 审中-公开
标题翻译：具有25％占空比输出波形的2个频率分流器动态分配
公开(公告)号：WO2013012755A1
公开(公告)日：2013-01-24
申请号：PCT/US2012/046797
申请日：2012-07-13
申请人： QUALCOMM INCORPORATED , CICALINI, Alberto
发明人： CICALINI, Alberto
IPC分类号： H03K3/356 , H03K23/44
CPC分类号： H03K23/44 , H03K3/356139
摘要： Disclosed are frequency dividers, methods, apparatus, and other implementations, including a frequency divider that includes at least one input line to deliver at least one signal with a first frequency, a divider stage comprising multiple divider active components to produce output signals each with a second frequency equal to substantially half the first frequency, and an input stage electrically coupled to the divider stage to enable operation of the divider stage, the input stage including multiple additional active components. Each of the output signals is electrically coupled to an input of a different corresponding component of the multiple additional active components to electrically actuate the respective different corresponding components such that each of the multiple additional active components is periodically in an ON state while during the same time at least another of the multiple additional active components of the input stage is in an OFF state.
摘要翻译：公开了分频器，方法，装置和其他实现方式，包括分频器，其包括至少一个输入线以递送具有第一频率的至少一个信号，分频器级包括多个除法器有源部件以产生每个具有第二频率等于第一频率的大致一半，以及电耦合到分频器级以使分路器级能够操作的输入级，输入级包括多个额外的有源分量。每个输出信号电耦合到多个附加有源分量的不同对应分量的输入，以电致动相应的不同对应分量，使得多个附加有源分量中的每一个周期性处于导通状态，同时在同一时间输入级的多个附加有源部件中的至少另一个处于OFF状态。

10. 发明申请

WO2010061814A1 カウンタ回路及び保護回路审中-公开
标题翻译：计数器电路和保护电路
公开(公告)号：WO2010061814A1
公开(公告)日：2010-06-03
申请号：PCT/JP2009/069791
申请日：2009-11-24
申请人：ミツミ電機株式会社 , 武田貴志
发明人：武田　貴志
IPC分类号： H03K23/58 , H03K23/00
CPC分类号： H03K23/662 , H03K23/44 , H03K23/58
摘要：　簡単な回路構成で遅延時間を切替えることができるカウンタ回路を提供する。カウンタ回路は、初段のフリップフロップは発振器からクロックを入力信号として供給され、初段以降の各段のフリップフロップは前段のＱ出力を入力信号として供給される、縦続接続された複数段のフリップフロップを含み、前記複数段のフリップフロップの全部又は一部はモード信号を供給され、前記モード信号が通常遅延モードを指示するとき前記複数段のフリップフロップの各々は供給される前記入力信号を１／２分周してＱ出力として出力し、前記モード信号が遅延短縮モードを指示するとき前記モード信号を供給された各段のフリップフロップは供給される前記入力信号をスルーで通過させＱ出力として出力することを特徴とする。
摘要翻译：提供了一种具有可以将延迟时间从一个切换到另一个的简单电路配置的计数器电路。该计数器电路包括纵向连接的多个级的触发器。来自振荡器的时钟作为输入信号提供给第一级的触发器。前级的Q输出作为输入信号提供给第二级和之后的触发器。模式信号被提供给多个级的所有或一些触发器。当模式信号指示正常的延迟模式时，多级的每个触发器在对输入信号进行1/2分频之后输出所提供的输入信号作为Q输出。当模式信号指示延迟降低模式时，已经接收到模式信号的每个级的触发器在直接通过输入信号之后将所提供的输入信号作为Q输出输出。

你已经成功收藏专利！

检索式保存成功!

IPRDB

热门服务

关于我们

友情链接

联系方式