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1. 发明申请

WO1997020390A1 A BUS DRIVER CIRCUIT CONFIGURED TO PARTIALLY DISCHARGE A BUS CONDUCTOR TO DECREASE LINE TO LINE COUPLING CAPACITANCE 审中-公开
标题翻译：总线驱动电路配置为部分放电总线导体，以减少线路耦合电容
公开(公告)号：WO1997020390A1
公开(公告)日：1997-06-05
申请号：PCT/US1996016462
申请日：1996-10-15
申请人： ADVANCED MICRO DEVICES, INC.
发明人： ADVANCED MICRO DEVICES, INC. , GEISLER, Joseph, P.
IPC分类号： H03K19/003
CPC分类号： H03K19/01728 , H03K19/00361
摘要： A driver circuit is provided which unconditionally discharges a bus conductor during clock cycles in which the driver circuit is transmitting a value. The unconditional discharge occurs during a first drive phase of the logic drive state. During a second drive phase, the driver circuit either charges or continues to discharge the conductor based on the data value being transmitted. Since the conductors are transitioning in the same direction at approximately the same rate, line to line coupling is virtually non-existent during the first drive phase. By partially discharging bus conductors during the first drive phase, transition speed is increased to the point at which a receiving circuit senses the transmitted value. Effectively, the line-to-line coupling which would have occurred during the first drive phase is endured during the second drive phase, when certain conductors may be recharged. Shifting the coupling to the second drive phase results in the more rapid transition of the bus signals during the first drive phase.
摘要翻译：提供了驱动器电路，其在驱动器电路正在传输值的时钟周期期间无条件地放电总线导体。无条件放电发生在逻辑驱动状态的第一驱动阶段。在第二驱动阶段期间，驱动器电路基于所发送的数据值来对导体进行充电或继续放电。由于导体以相同的速率在相同的方向上转换，所以在第一驱动阶段期间实际上不存在线对耦合。通过在第一驱动阶段期间部分地放电总线导体，转变速度增加到接收电路感测传输值的点。有效地，在第一驱动阶段期间将发生的线对线耦合在第二驱动阶段期间被承受，当某些导体可以被再充电时。将耦合切换到第二驱动阶段导致在第一驱动阶段期间总线信号的更快速的转变。

2. 发明申请

WO2004105245A2 HALF-SWING LINE PRECHARGE METHOD AND APPARATUS 审中-公开
标题翻译：半摆线预调方法和装置
公开(公告)号：WO2004105245A2
公开(公告)日：2004-12-02
申请号：PCT/US2004015910
申请日：2004-05-19
申请人： CRAY INC , WIKSTROM JAN A
发明人： WIKSTROM JAN A
IPC分类号： H03K19/017 , H03K19/00
CPC分类号： H03K19/01728
摘要： A method and apparatus of precharging data and/or address lines each having a large number of loads to a voltage midway between high and low using a source-follower configuration, and optionally driving only one-half of the precharge circuit based on a previous logical value on the line being precharged. In some embodiments, a driver circuit drives an output node either high or low during a first phase of each clock cycle, and a precharge circuit then precharges the output node to an intermediate voltage during a second phase of the clock cycle in preparation for the following clock cycle. Some embodiments include source-follower configured FETs to precharge, wherein these FETs turn off once the output voltage reaches an intermediate value.
摘要翻译：一种使用源跟随器配置将每个具有大量负载的数据和/或地址线预充电到高电平和低电压之间的电压的方法和装置，并且可选地仅基于先前的逻辑来驱动预充电电路的一半在线上的价值被预先充电。在一些实施例中，驱动器电路在每个时钟周期的第一阶段期间驱动输出节点为高电平或低电平，并且预充电电路然后在时钟周期的第二阶段期间将输出节点预充电到中间电压，以准备以下时钟周期。一些实施例包括用于预充电的源极跟随器配置的FET，其中一旦输出电压达到中间值，这些FET就关闭。

3. 发明申请

WO1996005656A1 TIME MULTIPLEXED RATIOED LOGIC 审中-公开
标题翻译：时间多重比较的逻辑
公开(公告)号：WO1996005656A1
公开(公告)日：1996-02-22
申请号：PCT/US1995010570
申请日：1995-08-17
申请人： LEV, Lavi, A.
IPC分类号： H03K19/094
CPC分类号： H03K19/01728 , H01L2924/0002 , H03K19/0013 , H03K19/0963 , H03K19/1738 , H01L2924/00
摘要： A robust family of pre-conditioned (90, 100) complementary CMOS logic elements (72) using scaled MOSFET's (86, 88) and a single clock phase (70) which may be easily interconnected to form high speed logic networks (68). The family includes both N-type and P-type pre-conditioned logic elements (90, 100) using a skewed complementary CMOS structure to achieve low power and high speed. The logic elements achieve next generation CMOS performance yet are manufactured using present day processes and equipment. Logic element implementation is described in detail. A method for scaling the MOSFET's according to the present invention is provided, and several routing methods for reducing interconnection cross-talk are set forth.
摘要翻译：一种使用缩放MOSFET（86,88）和单个时钟相位（70）的预调节（90,100）互补CMOS逻辑元件（72）的稳健系列，其可以容易地互连以形成高速逻辑网络（68）。该系列包括使用偏斜互补CMOS结构的N型和P型预调节逻辑元件（90,100），以实现低功率和高速度。逻辑元件实现了下一代CMOS性能，而且还使用当今的工艺和设备制造。详细描述逻辑元件的实现。提供了根据本发明的用于缩放MOSFET的方法，并且阐述了用于减少互连串扰的几种布线方法。

4. 发明申请

WO2011097628A1 VOLTAGE LEVEL SHIFTER WITH DYNAMIC CIRCUIT STRUCTURE HAVING DISCHARGE DELAY TRACKING 审中-公开
标题翻译：具有放电延迟跟踪的动态电路结构的电压水平振荡器
公开(公告)号：WO2011097628A1
公开(公告)日：2011-08-11
申请号：PCT/US2011/024056
申请日：2011-02-08
申请人： QUALCOMM Incorporated , LIN, Jentsung , BASSETT, Paul Douglas
发明人： LIN, Jentsung , BASSETT, Paul Douglas
IPC分类号： H03K19/0185 , H03K19/096 , H03K19/017
CPC分类号： H03K19/018521 , H03K19/01728 , H03K19/01855 , H03K19/0963
摘要： An apparatus is disclosed. In a particular embodiment, the apparatus includes a a dynamic circuit structure that includes a dynamic node coupling a precharge circuit, a discharge circuit, and a gated keeper circuit. The gated keeper circuit is enabled by a signal from a discharge delay tracking circuit.
摘要翻译：公开了一种装置。在具体实施例中，该装置包括动态电路结构，其包括耦合预充电电路的动态节点，放电电路和门控保持器电路。门控保护器电路由来自放电延迟跟踪电路的信号使能。

5. 发明申请

WO2004059843A1 補正回路を備えたデジタル回路及びそれを有する電子機器审中-公开
标题翻译：具有校正电路的数字电路及具有该校正电路的电子仪器
公开(公告)号：WO2004059843A1
公开(公告)日：2004-07-15
申请号：PCT/JP2003/016237
申请日：2003-12-18
申请人：株式会社半導体エネルギー研究所
发明人：木村肇
IPC分类号： H03K19/00
CPC分类号： H01L27/1255 , G02F1/136213 , G02F1/1368 , G11C19/28 , H01L27/0629 , H01L27/124 , H03K19/01728 , H03K19/018521 , Y10T307/74 , Y10T307/747
摘要：電源電位（ＶＤＤ、ＶＳＳ）が供給される第１のトランジスタ（３２、３３）を有するスイッチ回路（３１）と、入力信号が印加される入力端（ＩＮ）と第１のトランジスタの制御端子（ゲート）との間に接続された補正回路（３４、３６）とを有し、前記制御端子と入力端との間に接続された容量（Ｃ２、Ｃ３）と、該容量と前記制御端子との間のノード（Ｎ５、Ｎ６）と電源電位との間に設けられた、第１のトランジスタと概ね同じしきい値を有するダイオード接続された第２のトランジスタ（３５、３７）と、第２のトランジスタに直列に接続されたスイッチ（ＳＷ２、ＳＷ３）とを有するデジタル回路（３０）が提供される。
摘要翻译：一个数字电路（30）包括一个开关电路（31），该开关电路（31）具有供给电源电位（VDD，VSS）的第一晶体管（32,33）和连接在输入端），施加输入信号，以及第一晶体管的控制端（gate）。校正电路（34,36）包括连接在控制端子和输入端子之间的电容器（C2，C3），设置在电容器和电容器之间的节点（N5，N6）之间的二极管连接的第二晶体管（35,37）控制端子和电源电位以及与第二晶体管串联连接的开关（SW2，SW3）。第二晶体管具有通常等于第一晶体管的阈值的阈值。

6. 发明申请

WO1982000741A1 CLOCKED IGFET LOGIC CIRCUIT 审中-公开
标题翻译： CLAMPED IGFET逻辑电路
公开(公告)号：WO1982000741A1
公开(公告)日：1982-03-04
申请号：PCT/US1981001015
申请日：1981-07-30
申请人： WESTERN ELECTRIC CO INC
发明人： WESTERN ELECTRIC CO INC , SAMPSON G
IPC分类号： H03K19/003
CPC分类号： H03K19/01728 , H03K19/0963
摘要： Un circuit de decodage seriel synchronise a IGFET possede un transistor de precharge (Q1) avec son canal de conduction connecte entre une alimentation VDD et un terminal de sortie, une chaine de transistors (Q2-Q5) avec leurs canaux de conduction connectes en serie entre le terminal de sortie et un noeud de commutation de mise a la masse (104) et un transistor de commutation de mise a la masse (Q6) avec son canal de conduction connecte entre le noeud de commutation de mise a la masse et une alimentation VSS. Les portes des transistors de la chaine recoivent des signaux d'entree provenant des tampons synchronises d'entree (207-210) qui polarisent les portes en VDD pendant l'intervalle de precharge lorsque le transistor de precharge est active et le transistor de commutation de mise a la masse est desactive. Ceci permet aux capacites parasites (C2-C4) aux jonctions des transistors de la chaine de se charger substantiellement pendant l'intervalle de precharge, ce qui empeche un partage rapide de la charge au terminal de sortie lorsque le circuit est mis hors service.

7. 发明申请

WO2016060497A1 위상 180도로 정렬한 1차 측파대 필터들을 이용하고 측파대 차동출력 비교기들의 위상을 맞춰 지터를 줄인 저전력용 광대역 비동기식 이산 위상 편이 복조 회로 审中-公开
标题翻译：低功率宽带异步二进制相移键控解调电路，使用基于180°相位并具有减少抖动的主边界滤波器，根据边带差分输出比较器的相位
公开(公告)号：WO2016060497A1
公开(公告)日：2016-04-21
申请号：PCT/KR2015/010904
申请日：2015-10-15
申请人： 윌커슨벤자민피
发明人： 윌커슨벤자민피
IPC分类号： H04L27/233 , H03H17/00
CPC分类号： H04L27/233 , H03K5/2481 , H03K19/01728 , H03K19/01855 , H03K19/0963 , H04L7/0278 , H04L27/2331 , H04L27/2334 , H04L27/2335 , H04W4/80
摘要： 본 발명의 실시예는 저전력용 광대역 비동기식 BPSK 복조 방법과 그 회로의 구성에 관한 것이다. BPSK 복조 회로의 구성에 있어서, 변조된 신호를 차단 주파수가 캐리어 주파수인 1차 고역 필터와 1차 저역 필터로 상측파대와 하측파대로 분리하여 정위상과 부위상으로 디지털화하는데 하측파대 비교기의 디지털 출력을 상측파대 비교기의 디지털 출력과 정반대 위상인 신호들이 심볼엣지와 심볼엣지 사이에서 같은 상승엣지와 같은 하강엣지에서 각각 비교되게 함으로써 최대로 지터를 줄여 수율을 높이면서 하측파대 디지털 신호들을 캐리어 주파수의 1/4 주기만큼 지연시킨 하측파대 디지털 신호들과 상측파대 디지털 신호들을 출력하는 측파대 분리 및 하측파대 신호지연부; 지연된 하측파대 정위상 디지털 신호와 상측파대 부위상 디지털 신호의 위상차이를 180 o 로 정렬시켜 검출한 제1 심볼엣지 신호를 생성하고, 상기 지연된 하측파대 부위상 디지털 신호와 상측파대 정위상 디지털 신호의 위상차이를 180 o 로 정렬시켜 검출한 제2 심볼엣지 신호를 생성하고, AND 게이트를 통해 제1 심볼엣지 신호와 제2 심볼엣지 신호를 겹치게 함으로써 글리치를 줄이고 디글리치 필터를 통해 글리치가 없는 심볼엣지 클럭을 생성하고, 상기 지연된 하측파대 정위상 디지털 신호를 상기 심볼엣지 신호의 하강 엣지에 동기함으로써 데이터를 복조하는 데이터 복조부; 및 상기 지연된 하측파대 정위상 디지털 신호와 상기 복조된 데이터 신호를 이용하여 데이터 클럭을 발생하는 데이터 클럭 복원부를 포함하는 저전력용 광대역 비동기식 이산 위상 편이 복조 회로가 제공될 수 있다.
摘要翻译：本发明的实施例涉及一种低功率宽带异步BPSK解调方法及其电路结构。关于BPSK解调电路的配置，可以提供一种低功率宽带异步二进制移相键控解调电路，包括：边带分离和下边带信号延迟单元，用于将调制信号分离成上边带和下边带边带使用具有载波频率作为其截止频率的初级高通滤波器和初级低通滤波器，并将其数字化为正相和负相位，使得结合来自下边带的数字输出比较器和来自上边带比较器的数字输出，分别在符号边缘和另一个符号边沿之间的相同上升沿和相同下降沿比较具有相反相位的信号，从而最大程度地减少抖动，提高产量比例，并输出下边带数字信号和上边带数字信号，下边带数字信号已经延迟了载波频率的1/4频率; 数据解调单元，用于产生通过将延迟的下边带正相数字信号和上边带负相位数字信号之间的相位差对准为180度而检测的第一符号边缘信号，并产生通过对准检测到的第二符号边缘信号延迟低边带负相数字信号与上边带正相数字信号之间的相位差为180°，数据解调单元通过与门与第一符号边沿信号和第二符号边缘信号重叠，从而减少毛刺产生通过去离子滤波器没有毛刺的符号边缘时钟，数据解调单元将延迟的下边带正相数字信号与符号边缘信号的下降沿同步，从而解调数据; 以及数据时钟恢复单元，用于使用延迟的下边带正相数字信号和解调数据信号产生数据时钟。

8. 发明申请

WO2011074316A1 走査信号線駆動回路およびそれを備えた表示装置审中-公开
标题翻译：扫描信号线驱动电路和显示装置
公开(公告)号：WO2011074316A1
公开(公告)日：2011-06-23
申请号：PCT/JP2010/068017
申请日：2010-10-14
申请人：シャープ株式会社 , 高橋佳久 , 岩瀬泰章
发明人：高橋　佳久 , 岩瀬　泰章
IPC分类号： G09G3/36 , G02F1/133 , G09G3/20 , H03K19/0175
CPC分类号： G09G3/3677 , G09G2300/0408 , G09G2310/0286 , G11C19/28 , H03K19/01728 , H03K19/09441
摘要：　各行についての充電期間の終了後に速やかに走査信号を立ち下げることのできるゲートドライバを実現することを目的とする。ゲートドライバは２個のシフトレジスタによって構成され、シフトレジスタ全体（４１０）におけるｎ段目の双安定回路（ＳＲ（ｎ））は、走査信号として出力ノード（５１，５２）から状態信号（Ｑ）を出力する。出力ノード（５１，５２）のレベルを第１クロック（ＣＫＡ）に基づいて変化させるための薄膜トランジスタ（Ｔ１，Ｔ１１）のゲート端子に接続された第１ノード（ｎｅｔＡ）は（ｎ－２）段目の双安定回路（ＳＲ（ｎ－２））から出力される状態信号（Ｑ）をセット信号（Ｓ）として入力することによりオンレベルにされ、出力ノード（５１，５２）が（ｎ＋２）段目の双安定回路（ＳＲ（ｎ＋２））から出力される状態信号（Ｑ）を第１のリセット信号（Ｒ１）として入力することによりオフレベルにされ、第１ノード（ｎｅｔＡ）は（ｎ＋３）段目の双安定回路（ＳＲ（ｎ＋３））から出力される状態信号（Ｑ）を第２のリセット信号（Ｒ２）として入力することによりオフレベルにされる。
摘要翻译：本发明旨在实现能够使扫描信号在多个行中的每一行的充电时间段结束之后不久下降的栅极驱动器。门驱动器包括两个移位寄存器。作为整体，移位寄存器中的第n个双稳态电路（SR（n））作为扫描信号从输出节点（51,52）中的任一个输出状态信号（Q）。使第一节点（netA）连接到用于基于第一时钟（CKA）改变输出节点（51,52）处的电平的薄膜晶体管（T1，T11）的栅极端子，通过输入从第（n-2）个双稳态电路（SR（n-2））输出的状态信号（Q）作为设定信号（S）来呈现ON电平。通过输入从第（n + 2）个双稳态电路（SR（n））输出的状态信号（Q）作为第一复位信号（R1），使输出节点（51,52）呈现OFF电平 + 2））。通过从第（n + 3）个双稳态电路（SR（n + 3））输出的状态信号（Q）作为第二复位信号（R2），使第一节点（netA）呈现OFF电平，））。

9. 发明申请

WO2005031973A2 CMOS CIRCUIT SYSTEM 审中-公开
标题翻译： CMOS电路装置
公开(公告)号：WO2005031973A2
公开(公告)日：2005-04-07
申请号：PCT/DE2004002079
申请日：2004-09-17
申请人： INFINEON TECHNOLOGIES AG , BERTHOLD JOERG , BREDERLOW RALF , PACHA CHRISTIAN , VON ARNIM KLAUS
发明人： BERTHOLD JOERG , BREDERLOW RALF , PACHA CHRISTIAN , VON ARNIM KLAUS
IPC分类号： H03K19/017 , H03K19/096 , H03K
CPC分类号： H03K19/01728 , H01L2924/0002 , H03K19/0963 , H01L2924/00
摘要： A clock transistor and a second operating potential functioning as a circuit breaker, are mounted between the outlet of an NMOS logic circuit.
摘要翻译：在NMOS逻辑电路的输出之间，时钟晶体管和第二操作电位被切换，其充当断路器。

10. 发明申请

WO2002082651A2 CIRCUIT FOR PERFORMING A DIGITAL LOGIC OPERATION 审中-公开
标题翻译：用于执行数字逻辑操作的电路
公开(公告)号：WO2002082651A2
公开(公告)日：2002-10-17
申请号：PCT/IB2002/000994
申请日：2002-03-26
申请人： KONINKLIJKE PHILIPS ELECTRONICS N.V.
发明人： BOUDEWIJNS, Arnoldus, J., J.
IPC分类号： H03K19/00
CPC分类号： H03K19/0016 , G06F7/00 , G06F7/48 , G06F7/527 , H03K19/01728
摘要： A circuit for performing a digital logic operation comprising a start/stop oscillator (1) is proposed. The start/stop oscillator (1) starts in response to a system clock signal and is stopped a predetermined period of time after the digital logic operation has been completed. The period during which pulses are supplied by the start/stop oscillator (1) is shorter than the period of the system clock.
摘要翻译：提出了一种用于执行包括启动/停止振荡器（1）的数字逻辑操作的电路。启动/停止振荡器（1）响应于系统时钟信号启动，并且在数字逻辑操作完成之后停止预定的时间段。由起动/停止振荡器（1）提供脉冲的周期比系统时钟的周期短。

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