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1. 发明申请

WO2004100374A3 TIME DELAY APPARATUS AND METHOD OF USING SAME 审中-公开
标题翻译：时间延迟装置及其使用方法
公开(公告)号：WO2004100374A3
公开(公告)日：2005-05-19
申请号：PCT/US0330603
申请日：2003-09-25
申请人： HRL LAB LLC , ELLIOTT KEN , MORTON SUSAN , RODWELL MARK
发明人： ELLIOTT KEN , MORTON SUSAN , RODWELL MARK
IPC分类号： H03K5/00 , H03K5/13 , H03K17/60 , H03K17/62
CPC分类号： H03K17/603 , H03K5/131 , H03K17/6264 , H03K2005/00065 , H03K2005/00176
摘要： Disclosed is a time delay generator 200 apparatus and method. The apparatus includes a time delay gate 212, a mixer 216 (a Gilbert cell circuit), and a current digital to analog converter 206. The mixer 216, comprised of first and second transistor differential pairs 218 and 220, receives an analog input signal 202 without a delay as well as a delayed input signal 210 produced by the time gate delay. The digital to analog converter regulates the relative current flow between a first control signal 232 and a second control signal 238, effectively altering the mixing of the undelayed input signal 208 and the delayed input signal 210 to generate a delayed output signal 214 with a time or phase delay substantially equal to the temporal delay represented by the digital signal input 204. The time delay generator exhibits reduced phase noise and a linear time delay response.
摘要翻译：公开了一种时间延迟发生器200的装置和方法。该装置包括时间延迟门212，混合器216（吉尔伯特单元电路）和当前数模转换器206.由第一和第二晶体管差分对218和220组成的混频器216接收模拟输入信号202 没有延迟，以及由时间门延迟产生的延迟输入信号210。数模转换器调节第一控制信号232和第二控制信号238之间的相对电流，有效地改变未延迟的输入信号208和延迟输入信号210的混合，以产生具有时间的延迟的输出信号214，或者相位延迟基本上等于由数字信号输入204表示的时间延迟。时间延迟发生器表现出降低的相位噪声和线性时间延迟响应。

2. 发明申请

WO1993017495A1 AMPLIFIER CIRCUIT WITH SWITCH 审中-公开
标题翻译：带开关的放大器电路
公开(公告)号：WO1993017495A1
公开(公告)日：1993-09-02
申请号：PCT/JP1990001311
申请日：1990-10-11
申请人： UCHIDA, Noriaki
IPC分类号： H03F03/72
CPC分类号： H03K17/6264 , H03F3/72
摘要： In a switched amplifier circuit, any one of a plurality of input voltage-current converter/amplifier circuits (GM1 - GMn) is selected by a switching circuit (SW), and the input signal of the selected voltage-current converter/amplifier circuit is converted into a current which is then added to the feedback signal current. Therefore, even if the input signals to the individual voltage-current converter/amplifier circuits have different DC levels, the difference does not appear in the output at the time of switching. The DC level of the output signal is determined by a reference voltage (VREF) of the voltage-current converter/amplifier circuit (GMNF) for feedback, and becomes constant at all times.

3. 发明申请

WO2004100374A2 TIME DELAY APPARATUS AND METHOD OF USING SAME 审中-公开
标题翻译：时间延迟装置及其使用方法
公开(公告)号：WO2004100374A2
公开(公告)日：2004-11-18
申请号：PCT/US2003/030603
申请日：2003-09-25
申请人： HRL LABORATORIES, LLC , ELLIOTT, Ken , MORTON, Susan , RODWELL, Mark
发明人： ELLIOTT, Ken , MORTON, Susan , RODWELL, Mark
IPC分类号： H03K17/60
CPC分类号： H03K17/603 , H03K5/131 , H03K17/6264 , H03K2005/00065 , H03K2005/00176
摘要： Disclosed is a time delay generator 200 apparatus and method. The apparatus includes a time delay gate 212, a mixer 216 (a Gilbert cell circuit), and a current digital to analog converter 206. The mixer 216, comprised of first and second transistor differential pairs 218 and 220, receives an analog input signal 202 without a delay as well as a delayed input signal 210 produced by the time gate delay. The digital to analog converter regulates the relative current flow between a first control signal 232 and a second control signal 238, effectively altering the mixing of the undelayed input signal 208 and the delayed input signal 210 to generate a delayed output signal 214 with a time or phase delay substantially equal to the temporal delay represented by the digital signal input 204. The time delay generator exhibits reduced phase noise and a linear time delay response.
摘要翻译：公开了一种时间延迟发生器200的装置和方法。该装置包括时间延迟门212，混合器216（吉尔伯特单元电路）和当前数模转换器206.由第一和第二晶体管差分对218和220组成的混频器216接收模拟输入信号202 没有延迟，以及由时间门延迟产生的延迟输入信号210。数模转换器调节第一控制信号232和第二控制信号238之间的相对电流，有效地改变未延迟的输入信号208和延迟输入信号210的混合，以产生具有时间的延迟的输出信号214，或者相位延迟基本上等于由数字信号输入204表示的时间延迟。时间延迟发生器表现出降低的相位噪声和线性时间延迟响应。

4. 发明申请

WO2015028012A1 ELEKTRONISCHE MEHRKANALUMSCHALTEINRICHTUNG 审中-公开
标题翻译：电子MEHRKANALUMSCHALTEINRICHTUNG
公开(公告)号：WO2015028012A1
公开(公告)日：2015-03-05
申请号：PCT/DE2014/200361
申请日：2014-07-29
申请人： CONTI TEMIC MICROELECTRONIC GMBH
发明人： MÖLLER, Ulrich , SCHÄFER, Maik , SAMULAK, Andrzej
IPC分类号： H03K17/62 , H03K17/693 , H03K17/00
CPC分类号： H03K17/6228 , H03K17/002 , H03K17/6264 , H03K17/6292 , H03K17/693
摘要： Die Erfindung bezieht sich auf eine Elektronische Mehrkanalumschalteinrichtung mit einer oder mehreren parallelen Eingangssignalleitungen (1, 2, 3) und einer oder mehreren Ausgangssignalleitungen (17, 18, 19), wobei jeder Eingangssignalleitung (1, 2, 3) ein bipolarer Eingangstransistor (4, 5, 6) zugeordnet ist, wobei jede der Eingangssignalleitungen (1, 2, 3) mit dem Basisanschluss (59, 60, 61) je eines Eingangstransistors (4, 5, 6) verbunden ist, wobei die Emitteranschlüsse (7, 8, 9) der Eingangstransistoren (4, 5, 6) mit einem gemeinsamen Massepotentialanschluss (43) verbunden sind, wobei die Kollektoranschlüsse (10, 11, 12) der Eingangstransistoren (4, 5, 6) mit einem gemeinsamen Hauptsignalleiter (13) verbunden sind und wobei jeder Eingangstransistor (4, 5, 6) über eine Eingangsschaltsignalleitung (1, 2, 3) von einem signalsperrenden Zustand in einen signalleitenden Zustand überführt werden kann, wobei jeder Ausgangssignalleitung (17, 8, 19) ein Ausgangstransistor (20, 21, 22) zugeordnet ist, wobei die Emitteranschlüsse (24, 25, 26) der Ausgangstransistoren (20, 21, 22) mit dem gemeinsamen Hauptsignalleiter (13) verbunden sind, wobei die Ausgangssignalleitungen (17, 18, 19) mit einem Kollektoranschluss (27, 28, 29) eines Ausgangstransistors (20, 21, 22) verbunden sind, wobei die Basisanschlüsse (62, 63, 64) der Ausgangstransistoren (20, 21, 22) jeweils mit einem gemeinsamen Masseanschluss (33) verbunden sind und wobei jeder der Kollektoranschlüsse (27, 28, 29) der Ausgangstransistoren (20, 21, 22) mit je einer Ausgangsschaltsignalleitung (30, 31, 32) verbunden ist, die mit einem Ausgangsschaltsignal beaufschlagbar ist. Durch die beschriebene Schaltung wird eine niedrige Systemrauschzahl mit einem einfachen Aufbau und einer einfachen Regelbarkeit der Verstärkung verbunden.
摘要翻译：本发明涉及一种电子Mehrkanalumschalteinrichtung与一个或多个平行的输入线（1，2，3）和一个或多个输出信号线（17，18，19），每个输入行（1，2，3）（双极输入晶体管4， 5，由6个相关联），每个所述的输入线连接（1，2，3），以各自的输入晶体管（4,5，的基极端（59，60，61）6），其中，所述发射极端子（7，8，9 ）输入晶体管（4，5，6）被连接到共同的接地电位端（43），其中，所述集电端子（10，11，（12）的输入晶体管的4，5，6）到公共主信号电路（13）连接，并且其中的经由输入信号线中的每个输入晶体管（4，5，6）（1，2，3）可以从一个信号导通状态，每个输出信号线（17，8,19），一个输出晶体管（20，21，22）阻挡状态的信号被传送被分配，其中，所述发射极端子（24，25，26）输出晶体管（20，21，22）被连接到公共主信号电路（13），所述输出信号线（17，18，19）（与集电极端子27，28， 29）的输出晶体管（20，21，22被连接）时，输出晶体管（20，21，22），每个连接到一个公共接地连接（33）的基极端子（62，63，64）被连接，并且每个所述集电极端（27 ，28，29），其在通过输出切换信号作用在输出晶体管（20，21，22），每个具有一个输出使能信号线（30，31，32）的。所描述的电路具有低的系统噪声系数用简单的结构和增益的简单可控相关联。

5. 发明申请

WO2005119916A1 LOW VOLTAGE HIGH-SPEED DIFFERENTIAL LOGIC DEVICES AND METHOD OF USE THEREOF 审中-公开
标题翻译：低电压高速差分逻辑器件及其使用方法
公开(公告)号：WO2005119916A1
公开(公告)日：2005-12-15
申请号：PCT/US2005/017249
申请日：2005-05-18
申请人： CORNELL RESEARCH FOUNDATION, INC.? , KURCHARSKI, Daniel , KORNEGAY, Kevin
发明人： KURCHARSKI, Daniel , KORNEGAY, Kevin
IPC分类号： H03K19/086
CPC分类号： H03K3/2885 , H03K17/6264 , H03K19/001 , H03K19/086 , H03K19/212
摘要： A circuit topology for high speed Ion , voltage logic circuits is disclosed that reduces the number of levels of stacked active circuit elements from 3 to 2. Circuits providing a variety of logic functions are presented, including olatnh, an exclusive OR gate, acombination XOR and latch, a multiplexer and odcoou!tiplexcr. Circuits built according to the principles of the invention have been operated at speeds of 40 GHz. The circuit topology can operate at supply voltages as Ion , as 2V (Or silicon or silicon-germanium based devices) and provide power saving of 25% - 50% or more, depending on the logic function. In some embodiments, circuits comprising single ended or differential inputs can be provided.
摘要翻译：公开了用于高速离子电压逻辑电路的电路拓扑，其将堆叠的有源电路元件的电平数量从3减少到2.提供了各种逻辑功能的电路，包括olatnh，异或门，组合 XOR和锁存器，多路复用器和odcoou！tiplexcr。根据本发明的原理构建的电路已经以40GHz的速度运行。电路拓扑可以以“2”（或硅或硅 - 锗）器件的电源电压工作，并根据逻辑功能提供25％-50％以上的功率节省。在一些实施例中，可以提供包括单端或差分输入的电路。

6. 发明申请

WO98055918A1 FPGA WITH CONDUCTORS SEGMENTED BY ACTIVE REPEATERS 审中-公开
标题翻译：带有导线器的FPGA由主动代替器分隔
公开(公告)号：WO98055918A1
公开(公告)日：1998-12-10
申请号：PCT/US1998/011440
申请日：1998-06-03
IPC分类号： H03K17/62 , H03K19/0175 , H03K19/177 , G06F7/38 , H01L25/00
CPC分类号： H03K19/17736 , H03K17/6264 , H03K17/6292 , H03K19/01759 , H03K19/17704 , H03K19/17744 , H03K19/1778 , H03K19/17792
摘要： An interface circuit for use in the layout of padframe interface circuits (318) for field programmable gate arrays having a plurality of I/O cells (314, 316), each of which may be programmed as an input or an output (or both) and a programmable connection matrix which provide programmable pathways between the data output signals generated by the core array of logic blocks (310, 312) and I/O cells (314, 316) programmed as outputs and provide programmable pathways between I/O cells (314, 316) programmed as inputs and data input conductors going into the core array (310, 312). Each interface circuit (318) also includes at least one and preferably two open spaces into which conductive paths may be laid out to carry power to the core array (310, 312) or carry dedicated signals to circuits other than the core which also reside on the integrated circuit.
摘要翻译：一种用于现场可编程门阵列的焊盘接口电路（318）布局的接口电路，具有多个I / O单元（314,316），每个I / O单元可被编程为输入或输出（或两者）以及可编程连接矩阵，其在由逻辑块（310,312）的核心阵列和被编程为输出的I / O单元（314,316）生成的数据输出信号之间提供可编程路径，并且提供I / O单元之间的可编程路径（ 314,316）编程为输入和进入核心阵列（310,312）的数据输入导体。每个接口电路（318）还包括至少一个并且优选两个开放空间，导电路径可布置在该开放空间中以将功率承载到芯阵列（310,312），或将专用信号传送到除了也位于集成电路。

7. 发明申请

WO0077935A9 HIGH ISOLATION, LOW POWER HIGH SPEED MULTIPLEXER CIRCUIT 审中-公开
标题翻译：高分离，低功率高速多路复用器电路
公开(公告)号：WO0077935A9
公开(公告)日：2002-06-20
申请号：PCT/US0015857
申请日：2000-06-09
申请人： CONEXANT SYSTEMS INC
发明人： CHANG CHARLES E , METZGER ANDRE
IPC分类号： H03K17/62
CPC分类号： H03K17/6264
摘要： A high-isolation, low-power high-speed multiplexer circuit suitably includes a buffer stage (202) and a current steering tree stage. By employing common select lines for both stages of the circuit, both the input buffer and the deselected channel provide cumulative isolation for the deselected channels.
摘要翻译：高隔离，低功率高速多路复用器电路适当地包括缓冲级（202）和当前的转向树级。通过对电路的两个阶段采用公共选择线，输入缓冲器和取消选择的通道都为未选通道提供累积隔离。

8. 发明申请

WO1998024182A1 CURRENT MODE ANALOG SIGNAL MULTIPLEXOR 审中-公开
标题翻译：电流模式模拟信号多路复用器
公开(公告)号：WO1998024182A1
公开(公告)日：1998-06-04
申请号：PCT/US1997021165
申请日：1997-11-19
申请人： VARIAN ASSOCIATES, INC.
发明人： VARIAN ASSOCIATES, INC. , ALLEN, Max, J. , COLBETH, Richard, E. , MALLINSON, Martin
IPC分类号： H03K17/62
CPC分类号： H03K17/6264 , H03K17/04113
摘要： A current mode analog signal multiplexor includes multiple input multiplexed differential amplifiers (12, 14), a reference amplifier ( 12.0, 14.0) and an output differential current amplifier (18, 20). An input multiplex control signal selects and enables one of the input multiplexed differential amplifiers for buffering and steering the input signal current to one side of the output differential current amplifier. The reference amplifier drives the other side of the output differential current amplifier. The output node of the output differential current amplifier remains at a substantially constant voltage potential while providing an output current which varies in relation to the selected input signal.
摘要翻译：电流模式信号多路复用器包括多输入多路复用差分放大器（12,14），参考放大器（12.0,14.0）和输出差分电流放大器（18,20）。输入多路复用控制信号选择并使得其中一个输入多路复用差分放大器用于缓冲并将输入信号电流转向输出差分电流放大器的一侧。参考放大器驱动输出差分电流放大器的另一侧。输出差分电流放大器的输出节点保持在基本恒定的电压电位，同时提供相对于所选择的输入信号而变化的输出电流。

9. 发明申请

WO1993017500A1 DIFFERENTIAL ECL CIRCUIT 审中-公开
标题翻译：差分电路
公开(公告)号：WO1993017500A1
公开(公告)日：1993-09-02
申请号：PCT/CA1992000494
申请日：1992-11-12
申请人： NORTHERN TELECOM LIMITED
发明人： NORTHERN TELECOM LIMITED , POPESCU, Petre
IPC分类号： H03K19/086
CPC分类号： H03K17/6264 , H03K19/086 , H03K19/212
摘要： A differential ECL (emitter coupled logic) circuit, with differential inputs and output and no series gates, comprises a plurality of transistor pairs (11A-11H). The differential ECL circuit can operate at high speed as there are no series gates and its noise margin is large because of differential operation. The differential circuit can be implemented into a multiplexer or various logic circuits such as XOR (exclusive OR)/NXOR, OR/NOR, AND/NAND.
摘要翻译：差分ECL（发射极耦合逻辑）电路具有多个晶体管对（11A-11H），具有差分输入和输出，无串联门极。差分ECL电路可以高速运行，因为没有串联门，并且由于差分操作，其噪声容限较大。差分电路可以实现为多路复用器或各种逻辑电路，例如XOR（异或）/ NXOR，OR / NOR，AND / NAND。

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