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1. 发明申请

WO2017016507A1 REDUCING CREST FACTORS 审中-公开
标题翻译：降低创伤因素
公开(公告)号：WO2017016507A1
公开(公告)日：2017-02-02
申请号：PCT/CN2016/092081
申请日：2016-07-28
申请人： HUAWEI TECHNOLOGIES CO., LTD.
发明人： SHIH, Huei Yuan
IPC分类号： H04L27/26
CPC分类号： H04L27/2623 , H03H17/0223 , H03H2017/0232 , H03H2017/0692 , H04B1/0475 , H04L27/2614 , H04L27/2624
摘要： The present disclosure describes methods, systems, and computer program products for a reducing crest factors. An input signal is received. The input signal includes a clipping signal that reduces a peak amplitude of a source signal based on a predetermined clipping level. The input signal is transposed to a plurality of transposed signals using a plurality of multipliers. A feedback signal is generated based on the plurality of transposed signals using a first plurality of delay taps. A windowing signal is generated based on the feedback signal. The windowing signal is used to reduce a crest factor of the source signal.
摘要翻译：本公开描述了用于降低波峰因数的方法，系统和计算机程序产品。接收输入信号。输入信号包括基于预定削波电平降低源信号的峰值幅度的限幅信号。使用多个乘法器将输入信号转置到多个转置信号。使用第一多个延迟抽头基于多个转置信号产生反馈信号。基于反馈信号生成开窗信号。加窗信号用于降低源信号的波峰因数。

2. 发明申请

WO2014169480A1 一种并行滤波方法及相应的装置审中-公开
公开(公告)号：WO2014169480A1
公开(公告)日：2014-10-23
申请号：PCT/CN2013/074444
申请日：2013-04-19
申请人：中国科学院自动化研究所
发明人：王东琳 , 尹磊祖 , 杨勇勇 , 谢少林 , 汪涛
IPC分类号： H03H17/02
CPC分类号： H03H17/0223 , H03H2017/0245 , H03H2218/10
摘要：公开了一种并行滤波装置及相应的并行滤波方法。该装置包括：多粒度存储器、数据缓存装置、系数缓冲广播装置、向量运算装置和命令队列装置，多粒度存储器用于存储待滤波数据和滤波系数以及滤波结果数据；数据缓存装置用于缓存、读取和更新取出的待滤波数据；系数缓冲广播装置用于缓存和广播取出的滤波系数；命令队列装置用于存放并输出并行滤波运算操作命令；向量运算装置用于基于待滤波数据和输出系数数据进行向量运算，并将运算结果写入多粒度存储器中。该装置和方法的滤波速度快、访存次数少、提高数据使用效率、降低功耗、适用范围广。

3. 发明申请

WO2010109551A1 フィルタ回路、送信フィルタ回路、半導体集積回路及び通信機器並びにフィルタ回路のタイミング調整方法审中-公开
标题翻译：滤波电路，传输滤波电路，半导体集成电路，通信装置和调整滤波电路时序的方法
公开(公告)号：WO2010109551A1
公开(公告)日：2010-09-30
申请号：PCT/JP2009/003949
申请日：2009-08-19
申请人：パナソニック株式会社 , 徳丸美智子 , 生駒平治 , 岡本好史
发明人：徳丸美智子 , 生駒平治 , 岡本好史
IPC分类号： H04B1/04 , H03H17/02 , H04L27/36
CPC分类号： H03H11/04 , H03H17/0223 , H03H2017/0247 , H04L25/02 , H04L27/36 , H04L27/38 , H04L27/3845
摘要：　デジタルフィルタとＤＡＣとを用いたフィルタ回路において、フィルタ回路１は、２個並列構成のデジタルフィルタ２と、ＤＡＣ３と、ＬＰＦ５とを備える。ＤＡＣ３内には、２個並列構成のデコーダ３と、パラレル－シリアル変換器８と、スイッチドライバ９と、スイッチ１０が備えられる。ＰＬＬ回路４は基準クロックＣＬＫ１をＤＡＣ３に供給する。前記ＤＡＣ３内には分周器６が備えられる。前記分周器６は、前記基準クロックＣＬＫ１を２分周して、その２分周クロックＣＬＫ２をＤＡＣ３内のパラレル処理部（２個のデコーダ７及びパラレル－シリアル変換器８）と、前記２個のデジタルフィルタ２に供給する。従って、タイミングマージンの確保が容易になり、数ＧＨｚ程度の高速通信に使用できる。
摘要翻译：提供了使用数字滤波器和DAC的滤波器电路。滤波器电路（1）设置有具有双滤波器并联配置的数字滤波器（2），DAC（3）和LPF（5）。在DAC（3）中，提供具有双解码器并行配置的解码器（7），并行/串行转换器（8），开关驱动器（9）和开关（10）。 PLL电路（4）将参考时钟（CLK1）提供给DAC（3）。在DAC（3）中，提供了分频器（6）。分频器（6）将参考时钟（CLK1）的频率分为两个，以将通过将其频率分成两个而产生的二分频时钟（CLK2）分配给并行处理部分（两个解码器（7））和DAC（3）和两个数字滤波器（2）中的并行/串行转换器（8））。结果，由于容易确保定时裕度，滤波电路可用于大约几GHz的高速通信。

4. 发明申请

WO2009104278A1 FILTER DEVICE 审中-公开
标题翻译：过滤器
公开(公告)号：WO2009104278A1
公开(公告)日：2009-08-27
申请号：PCT/JP2008/053452
申请日：2008-02-21
申请人： FUJITSU LIMITED , LOZHKIN, Alexander, N.
发明人： LOZHKIN, Alexander, N.
IPC分类号： H03H17/00 , H03H17/06
CPC分类号： H03H17/0223 , H03H17/06 , H03H2220/02
摘要： An input signal to a filter device is allowed to be written into one of a plurality of sequentially connected cells if the input signal is not the zero-valued sample. Each cell receives the input signal and multiplies the input signal by one of a plurality of weight coefficients. The input signal is stopped to be written into any of the cells if the input signal is the zero-valued sample. A result of a filtering operation is output from the last cell.
摘要翻译：如果输入信号不是零值样本，则允许向滤波器装置的输入信号写入多个顺序连接的单元中的一个。每个单元接收输入信号并将输入信号乘以多个权重系数之一。如果输入信号是零值样本，则输入信号停止写入任何单元格。从最后一个单元输出滤波操作的结果。

5. 发明申请

WO2005057785A1 ＦＩＲフィルタ审中-公开
标题翻译： FIR滤波器
公开(公告)号：WO2005057785A1
公开(公告)日：2005-06-23
申请号：PCT/JP2004/018054
申请日：2004-12-03
申请人：独立行政法人産業技術総合研究所 , 高橋栄一 , 樋口哲也
发明人：高橋栄一 , 樋口哲也
IPC分类号： H03H17/06
CPC分类号： H03H17/0223 , H03H17/06
摘要：　初段要素回路（２）と中間段要素回路（１）と終段要素回路（３）とを必要な数だけ縦続接続すると同時に並列配置して組み合わせるとともに、それらの要素回路の部分和出力データ（８）と内部の部分和データとを同期させることによって、高速動作可能でかつ高次、高精度のＦＩＲフィルタすなわち大規模なデジタルフィルタを構成する。　これにより、２ＧＨｚ以上の高速動作が可能でかつ高次、高精度のＦＩＲフィルタを安価に作製可能にすることができる。
摘要翻译：必要数量的初级元件电路（2），中间级元件电路（1）和最终级元件电路（3）以纵向方式连接并联并联并联。元件电路上的部分和输出数据（8）与内部部分和数据同步。以这种方式，可以配置高速度高精度的FIR滤波器，即大规模的数字滤波器。因此，可以以低成本制造能够高速操作2GHz以上的高度且高精度的FIR滤波器。

6. 发明申请

WO1992011696A1 A METHOD TO REDUCE THE POWER CONSUMATION OF A DIGITAL FILTER BANK BY REDUCING THE NUMBER OF MULTIPLICATIONS 审中-公开
标题翻译：减少数字滤波器数量的方法来减少数字滤波器的功耗
公开(公告)号：WO1992011696A1
公开(公告)日：1992-07-09
申请号：PCT/SE1991000860
申请日：1991-12-13
申请人： LUNNER, Thomas , HELLGREN, Johan
IPC分类号： H03H17/02
CPC分类号： H03H17/0266 , H03H17/0223
摘要： A digital filter bank for reducing power consumption by decreasing the number of multiplications carried out therein. There is particularly proposed a filter bank for use in battery-operated applications. The digital filter bank includes a zero-filled digital basic filter [H1 (z)] having a complementary output, and downstream, parallel part-filter banks [HD1, HD2]. In the present context, a zero-filled filter pertains to a filter which may be based on an LP-filter which is expanded with a number of zero-value filter coefficients between each coefficient in the original filter. The part-filter bank [HD1] connected to the normal output of the basic filter [H1 (z)] is intended to filter-out those filter-bank bands which are pass bands to the basic filter, so that only one of the filter-bank bands is found on each output signal from said one part-filter bank [HD1]. The other part-filter bank [HD2] connected to the complementary output of the basic filter [H1 (z)] is intended to filter-out those filter-bank bands which are pass bands to the complementary output of the basic filter, so that only one filter-bank band is found on each output signal from the second part-filter bank [HD2].
摘要翻译：数字滤波器组，用于通过减少其中进行的乘法次数来降低功耗。特别提出一种用于电池供电应用的滤波器组。数字滤波器组包括具有互补输出的零填充数字基本滤波器[H1（z）]和下游并行部分滤波器组[HD1，HD2]。在本上下文中，零填充滤波器涉及可以基于LP滤波器的滤波器，该滤波器在原始滤波器中的每个系数之间以多个零值滤波器系数扩展。连接到基本滤波器[H1（z）]的正常输出的部分滤波器组[HD1]旨在将那些通过频带的滤波器组频带滤除到基本滤波器，使得仅一个滤波器在来自所述一个部分滤波器组[HD1]的每个输出信号上找到了 - 银行频带。连接到基本滤波器[H1（z）]的互补输出的另一部分滤波器组[HD2]旨在将那些通过频带的滤波器组频带滤除到基本滤波器的互补输出，使得在来自第二部分滤波器组[HD2]的每个输出信号上仅找到一个滤波器组频带。

7. 发明申请

WO2008117131A1 AN OPTIMISED ARCHITECTURE FOR A DOWNSAMPLING FIR FILTER 审中-公开
标题翻译：用于阻燃FIR滤波器的优化结构
公开(公告)号：WO2008117131A1
公开(公告)日：2008-10-02
申请号：PCT/IB2007/051096
申请日：2007-03-28
申请人： Nokia Corporation , SCHWOERER, Ludwig , BEIER, Gerald
发明人： SCHWOERER, Ludwig , BEIER, Gerald
IPC分类号： H03H17/00 , H03H17/06 , G06F17/17
CPC分类号： H03H17/0664 , H03H17/0223
摘要： An apparatus for generating filtered and downsampled data comprises a calculation unit, a polyphase addition unit and a downsampling unit operable in a data decimation phase and a data preserving phase. The calculation unit is arranged to receive input data and is configured to generate a first data part during the data decimation phase and a second part during the data preserving phase. The polyphase addition unit is configured to generate a third data part in dependence on said first and second data parts and to output said third data part to the downsampling unit.
摘要翻译：用于产生滤波和下采样数据的装置包括可在数据抽取阶段和数据保存阶段中操作的计算单元，多相位加法单元和下采样单元。计算单元被布置为接收输入数据，并且被配置为在数据抽取阶段期间生成第一数据部分，并且在数据保留阶段期间生成第二部分。多相加法单元被配置为根据所述第一和第二数据部分生成第三数据部分，并将所述第三数据部分输出到下采样单元。

8. 发明申请

WO2008034027A3 PROCESSOR ARCHITECTURE FOR PROGRAMMABLE DIGITAL FILTERS IN A MULTI-STANDARD INTEGRATED CIRCUIT 审中-公开
标题翻译：多标准集成电路中可编程数字滤波器的处理器架构
公开(公告)号：WO2008034027A3
公开(公告)日：2008-09-12
申请号：PCT/US2007078439
申请日：2007-09-14
申请人： TEXAS INSTRUMENTS INC , SADAFALE MANGESH DEVIDAS , KRATOCHWIL KONRAD , KHASNIS HIMAMSHU GOPALAKRISHNA
发明人： SADAFALE MANGESH DEVIDAS , KRATOCHWIL KONRAD , KHASNIS HIMAMSHU GOPALAKRISHNA
IPC分类号： G06F17/17
CPC分类号： H03H17/0294 , H03H17/0223 , H03H17/0416 , H03H2218/10
摘要： An architecture for cascaded digital filters (104-1, 106-1 to 104-6, 106-6) comprises independently programmable controlling registers and independent interpolating factors (Il to 16); a digital to analog converter (108) for converting the digital signals into analog signals with a constant sampling rate which matches with the interpolating factors of the cascaded digital filters. Each filter (106-1 to 106-6) property (filters order, coefficient symmetry, half- band, and poly-phase) can be programmed independently to support different system requirements and extract maximum throuput from a given hardware. The method of filtering digital signals comprises the steps of determining an interpolation factor of the cascaded digital filters with the lowest number of computations so as to match with the single sampling rate of the digital to analog converter, determining active filters and an interpolation factor of each digital filter in the cascaded digital filters, and determining a mode of operation of the cascaded digital filters.
摘要翻译：用于级联数字滤波器（104-1,106-1至104-6,106-6）的架构包括独立可编程控制寄存器和独立内插因子（Il至16）; 数模转换器（108），用于将数字信号转换成具有与级联数字滤波器的内插因子相匹配的恒定采样率的模拟信号。每个滤波器（106-1至106-6）的属性（滤波器顺序，系数对称，半频带和多相）可以独立编程，以支持不同的系统要求，并从给定的硬件中提取最大的输出。滤波数字信号的方法包括以下步骤：确定具有最低计算次数的级联数字滤波器的内插因子，以便与数模转换器的单采样率相匹配，确定有源滤波器和每个级联数字滤波器中的数字滤波器，以及确定级联数字滤波器的操作模式。

9. 发明申请

WO2007054538A1 FILTER AND METHOD FOR SUPPRESSING EFFECTS OF ADJACENT-CHANNEL INTERFERENCE 审中-公开
标题翻译：用于抑制相干通道干扰的影响的滤波器和方法
公开(公告)号：WO2007054538A1
公开(公告)日：2007-05-18
申请号：PCT/EP2006/068295
申请日：2006-11-09
申请人： TELEFONAKTIEBOLAGET LM ERICSSON (publ) , HE, Shousheng
发明人： HE, Shousheng
IPC分类号： H04B1/10
CPC分类号： H04L5/06 , H03H17/0223 , H03H2218/04 , H03H2218/08 , H04B1/1027 , H04L5/26 , H04L27/2017
摘要： A filter device (403) and method for suppressing effects of Adjacent-Channel Interference of a received signal in a Frequency-Division-Multiple-Access system by filtering a baseband signal (s) of the received signal. The filter device (403) comprises an interference filter (4032), which is a complex digital Single-Input-Multiple-Output, SIMO, filter that is adapted to simultaneously generate a first signal (x) filtered at an upper-frequency-band and a second signal (y) filtered at a lower-frequency-band, wherein the first signal (x) is separate from the second signal (y). The filter device (403) also comprises a selector (4033) adapted to select one of the signals (s, x, y) as the output from the filter device (403).
摘要翻译：一种滤波器装置（403）以及通过对接收信号的基带信号进行滤波来抑制接收信号在频分多址系统中的相邻信道干扰的影响的方法。滤波器装置（403）包括干扰滤波器（4032），其是复数数字单输入多输出SIMO滤波器，其适于同时产生在高频带处滤波的第一信号（x）以及在较低频带处滤波的第二信号（y），其中所述第一信号（x）与所述第二信号（y）分离。滤波器装置（403）还包括适于选择信号（s，x，y）中的一个作为来自滤波器装置（403）的输出的选择器（4033）。

10. 发明申请

WO2006068196A1 畳み込み演算回路审中-公开
标题翻译： CONVOLUTIONAL计算电路
公开(公告)号：WO2006068196A1
公开(公告)日：2006-06-29
申请号：PCT/JP2005/023523
申请日：2005-12-21
申请人：株式会社アドバンテスト , 高橋毅
发明人：高橋毅
IPC分类号： H03H17/06 , H03H17/02 , G06F17/10
CPC分类号： H03H17/0233 , G06F17/15 , H03H17/0223 , H03H17/06
摘要：　与えられるデジタル信号に対して畳み込み演算を行う畳み込み演算回路であって、デジタル信号のそれぞれの振幅データを、複数のビット領域に分割した複数の分割データを生成するデータ分割部と、それぞれの振幅データに対して、分割データ毎に時分割で所定の畳み込み演算を行い出力する演算部と、演算部が出力する分割データを、振幅データ毎に結合する結合部とを備える畳み込み演算回路を提供する。
摘要翻译：一种用于执行给定数字信号的卷积计算的卷积计算电路，包括：数据划分部分，用于产生通过将数字信号的相应幅度数据分成多个位区域而获得的多个分割数据; 计算部分，用于以时分方式对各分割数据的幅度数据进行预定的卷积计算，并输出卷积计算结果; 以及组合部分，用于组合来自每个幅度数据的计算部分的分割数据。

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