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1. 发明申请

WO2017107609A1 状态切换方法及装置审中-公开
公开(公告)号：WO2017107609A1
公开(公告)日：2017-06-29
申请号：PCT/CN2016/100812
申请日：2016-09-29
申请人：小米科技有限责任公司
发明人：雷振飞 , 王向东 , 孙伟
IPC分类号： G06F13/38
CPC分类号： G06F13/4022 , G06F13/364 , G06F13/385 , G06F13/404 , G06F13/426 , G06F13/4282 , G06F2213/0042
摘要：一种状态切换方法及装置（600），属于终端技术领域。所述状态切换方法包括：接收状态切换指令（201，303）；若切换指令指示第一设备（120）进行主从切换，则通过逻辑控制器将USB接口电路中CC的电平由高电平置为低电平（203，304）；若切换指令指示第一设备（120）进行从主切换，则通过逻辑控制器将USB接口电路中CC的电平由低电平置为高电平（205，307）。所述方法解决了两台设备（120，140）通过连接线（160）连接后，由于主从状态随机，且无法进行切换，导致不利于设备间数据交互的问题；达到了用户通过触发相应的状态切换指令，即可实现两台相连设备（120，140）之间的主从状态转换，从而提高了设备间数据交互的便捷性。

2. 发明申请

WO2015187954A1 DECODER FOR A MODEL TRAIN AND METHOD OF OPERATING A DECODER FOR A MODEL TRAIN 审中-公开
标题翻译：用于模型火车的解码器和用于模型火车的解码器的操作方法
公开(公告)号：WO2015187954A1
公开(公告)日：2015-12-10
申请号：PCT/US2015/034204
申请日：2015-06-04
申请人： THROTTLE UP! CORP., DBA SOUND TRAXX
发明人： BOGATIUK, George, Anthony , IRELAND, Jarrette, Scott , BUTLER, Joel , SZABO, Daniel , DOMINGUEZ, Steven
IPC分类号： A63H19/10
CPC分类号： G06F13/364 , A63H19/10 , A63H19/24 , G05B17/02 , G05B19/042 , G05B2219/23456 , G06F13/404 , G06F13/4282
摘要： A decoder for model train locomotives or rolling stock including: a data input; a sensor, separate from the data input and arranged to receive a first energy signal and transmit a first trigger signal; a memory element configured to store a first address identifying the decoder; and a processor configured to receive first data including a group identity address, receive the first trigger signal; and store the group identity address in the memory element. The sensor is arranged to: receive a second energy signal; and transmit, in response to receiving the second energy signal, a second trigger signal. The processor is configured to: receive the second trigger signal; receive second data including the first address and first operating instructions, associated with the first address, for a device for a model train locomotive or rolling stock; and transmit the first operating instructions. The group identity address identifies a group of decoders.
摘要翻译：模型火车机车或机车车辆的解码器，包括：数据输入; 传感器，与数据输入分离，并被布置为接收第一能量信号并发送第一触发信号; 存储元件，被配置为存储识别所述解码器的第一地址; 以及处理器，被配置为接收包括组标识地址的第一数据，接收第一触发信号; 并将组标识地址存储在存储器元件中。传感器被布置成：接收第二能量信号; 并且响应于接收到所述第二能量信号而发送第二触发信号。处理器被配置为：接收第二触发信号; 对于模型列车机车或机车车辆的装置，接收包括与第一地址相关联的第一地址和第一操作指令的第二数据; 并传送第一操作指令。组标识地址标识一组解码器。

3. 发明申请

WO2015155266A1 SINGLE-WIRE INTERFACE BUS TRANSCEIVER SYSTEM BASED ON I2C-BUS, AND ASSOCIATED METHOD FOR COMMUNICATION OF SINGLE-WIRE INTERFACE BUS 审中-公开
标题翻译：基于I2C总线的单线接口总线收发器系统，以及单线接口总线通信的相关方法
公开(公告)号：WO2015155266A1
公开(公告)日：2015-10-15
申请号：PCT/EP2015/057662
申请日：2015-04-09
申请人： NXP B.V.
发明人： ZHANG, Julia , QING, Jian , CHEN, Zhongmeng
IPC分类号： G06F13/42
CPC分类号： G06F13/4291 , G06F13/364 , G06F13/404 , G06F13/4295
摘要： There is disclosed a single-wire Interface bus transceiver system comprising: an I2C master, a master transceiver, a signal wire, a slave transceiver and an I2C slave, wherein the master transceiver is adapted to encode master data SDA and master clock SCL received from I2C master using Manchester code, generate master single wire signal and transfer it to the slave transceiver through the signal wire, the master transceiver is also adapted to decode Manchester-encoded slave signal received from the signal wire and transfer the decoded slave data to I2C master; the slave transceiver is adapted to encode slave data received from I2C slave using Manchester code, generate slave single wire signal and transfer it to the master transceiver through the signal wire, the slave transceiver is also adapted to decode Manchester-encoded master signal received from the signal wire, generate the recovered master clock and transfer the decoded master data and recovered master clock to I2C slave.
摘要翻译：公开了一种单线接口总线收发器系统，包括：I2C主机，主收发器，信号线，从机收发器和I2C从机，其中主收发器适于编码主数据SDA和主时钟SCL从 I2C主机使用曼彻斯特码，生成主单线信号并通过信号线将其传输到从机收发器，主收发器还适用于解码从信号线接收的曼彻斯特编码的从机信号，并将解码的从属数据传输到I2C主机 ; 从机收发器适用于使用曼彻斯特码编码从I2C从机接收的从机数据，生成从机单线信号，并通过信号线将其传输到主收发器，从机收发器还适用于解码从主机收到的曼彻斯特编码的主信号信号线，产生恢复的主时钟，并将解码的主数据和恢复的主时钟传送到I2C从机。

4. 发明申请

WO2015133028A1 情報処理装置及び情報処理方法审中-公开
标题翻译：信息处理设备和信息处理方法
公开(公告)号：WO2015133028A1
公开(公告)日：2015-09-11
申请号：PCT/JP2014/082070
申请日：2014-12-04
申请人：三菱電機株式会社
发明人：小池　正英 , 丸山　清泰 , 道籏　聡 , 上村　敬志 , 中村　雄大
IPC分类号： G06F13/28 , G06F12/02
CPC分类号： G06F13/28 , G06F13/404
摘要：　データを記憶するデータ記憶部（１０１）と、アドレスを指定してデータ記憶部（１０１）から映像データを読み出し、データ記憶部（１０１）に書き込むＤＭＡ部（１０６）と、ＤＭＡ部（１０６）が指定したアドレスを変換するアドレス変換規則を記憶するアドレス変換規則記憶部（１０４）と、そのアドレス変換規則に従って、ＤＭＡ部（１０６）が指定したアドレスを変換するアドレス変換部（１０５）とを備え、アドレス変換規則は、一連の領域のアドレスを、データ記憶部（１０１）の複数の領域に記憶されている映像データのアドレスに変換する規則であり、アドレス変換部（１０５）は、アドレス変換有無判定部を備え、アドレス変換有無判定部は、アドレス変換用に割り当てた第３の領域とのアドレス比較によりアドレス変換の有無を判定することを特徴とする。
摘要翻译：一种信息处理装置，包括：存储数据的数据存储单元（101）指定地址的DMA单元（106）从数据存储单元（101）读取视频数据，并将其写入数据存储单元（101）; 存储用于转换由DMA单元（106）指定的地址的地址转换规则的地址转换规则存储单元（104）。以及地址转换单元，其根据地址转换规则转换由DMA单元（106）指定的地址。地址转换规则是用于将一系列区域的地址转换为存储在数据存储单元（101）中的多个区域中的视频数据的地址的规则。地址转换单元（105）具有地址转换要求确定单元。地址转换要求确定单元通过与分配给地址转换的第三区域的地址进行比较来确定是否需要地址转换。

5. 发明申请

WO2014163627A1 SATA INITIATOR ADDRESSING AND STORAGE DEVICE SLICING 审中-公开
标题翻译： SATA发射器寻址和存储设备
公开(公告)号：WO2014163627A1
公开(公告)日：2014-10-09
申请号：PCT/US2013/035038
申请日：2013-04-02
申请人： HEWLETT-PACKARD DEVELOPMENT COMPANY, L.P.
发明人： SABOTTA, Michael L , NATRAJAN, Balaji , LADA, Henry F, Jr. , HANNA, Charles R
IPC分类号： G06F13/14 , G06F13/38 , G06F15/16
CPC分类号： G06F13/4045 , G06F13/404 , G06F13/4068 , G06F13/4221 , G06F2213/0028 , G06F2213/0032
摘要： Example embodiments relate to providing serial ATA (SATA) initiator addressing and storage device slicing. In example embodiments, an expander device configures an initiator serial attached SCSI (SAS) address to uniquely identify a SATA initiator, where the SATA initiator is associated with a target address of a SATA storage bridge. Further, the STP storage bridge of the expander device is configured to associate the initiator SAS address with a drive slice of an SATA storage device. At this stage, the expander device receives a SATA request from the SATA initiator, where the SATA request comprises a SATA command and a logical block addressing (LBA) address, and after inserting the initiator SAS address into the SATA request, sends an STP connection request to the target address. The expander device may then offset the LBA address based on the initiator SAS address to obtain an offset LBA address of the SATA storage device.
摘要翻译：示例实施例涉及提供串行ATA（SATA）启动器寻址和存储设备切片。在示例实施例中，扩展器设备配置启动器串行连接SCSI（SAS）地址以唯一地标识SATA启动器，其中SATA启动器与SATA存储桥的目标地址相关联。此外，扩展器设备的STP存储桥被配置为将启动器SAS地址与SATA存储设备的驱动片相关联。在这个阶段，扩展器装置从SATA启动器接收SATA请求，其中SATA请求包括SATA命令和逻辑块寻址（LBA）地址，并且在将启动器SAS地址插入到SATA请求之后，发送STP连接请求到目标地址。然后，扩展器设备可以基于发起者SAS地址来偏移LBA地址，以获得SATA存储设备的偏移LBA地址。

6. 发明申请

WO2014020716A1 情報処理装置、制御方法、制御プログラム、及び同プログラムを記録したコンピュータ読取可能な記録媒体审中-公开
标题翻译：信息处理设备，控制方法，控制程序和具有记录控制程序的计算机可读记录介质
公开(公告)号：WO2014020716A1
公开(公告)日：2014-02-06
申请号：PCT/JP2012/069548
申请日：2012-08-01
申请人：富士通株式会社 , 上農哲也 , 矢部正和
发明人：上農　哲也 , 矢部　正和
IPC分类号： G06F13/14 , G06F13/36 , G06F13/38
CPC分类号： G06F13/404 , G06F13/4027 , G06F13/4221 , H04L12/4625
摘要：　複数のブリッジ（７１）のそれぞれにブリッジアドレスを割り当てながらブリッジアドレスの管理用テーブル（２１）を作成し、プロセッサ（１０）から複数のデバイス（８１）のうちの一デバイスに対する一アクセスが検知されると、管理用テーブル（２１）を参照し、前記一アクセスを実行可能にするように複数のブリッジ（７１）に対するブリッジアドレスの割当解除および再割当を行なうとともに、当該ブリッジアドレスの割当解除および再割当に応じた更新を管理用テーブル（２１）に対して行なう。これにより、情報処理装置において規定数を超える数のブリッジを備えたためにブリッジアドレスが枯渇しても規定数を超える数のブリッジを同時に使用することが可能になる。
摘要翻译：该信息处理装置在将桥地址分配给多个桥（71）中的每一个的同时创建桥地址管理表（21），并且当处理器（10）访问多个设备（81）中的设备时，，信息处理装置参照管理表（21），并且对多个网桥（71）进行桥地址的释放和再分配，使得访问是可执行的，并且更新管理表（21 ）根据桥地址分配释放和重新分配。结果，即使桥接地址由于具有超过规定数量的桥数的信息处理装置而耗尽，也可以同时使用超过规定数量的桥数。

7. 发明申请

WO2013075284A1 一种LTE基带资源池的实现方法及装置审中-公开
公开(公告)号：WO2013075284A1
公开(公告)日：2013-05-30
申请号：PCT/CN2011/082612
申请日：2011-11-22
申请人：华为技术有限公司 , 周爱明 , 武春璟
发明人：周爱明 , 武春璟
IPC分类号： H04W16/14
CPC分类号： G06F13/364 , G06F13/404 , G06F13/4282 , H04L5/0037 , H04L5/0048 , H04L25/0224 , H04W28/08 , H04W88/08
摘要：本发明提供的该LTE基站中基带资源池的实现方法，所述LTE基站包括主控模块、主板和从板，其中所述主板和所述从板包含基带处理模块，所述主控模块将所述主板上需要负荷分担的小区信息配置给所述从板，并根据所述LTE基站的基带处理能力，修改所述小区的SRS配置参数，配置所述小区的SRS资源分配策略，将所述小区内的用户信息重复配置给所述主板和所述从板，或者根据负载均衡，将所述用户信息分别配置给所述主板和所述从板；所述主板和所述从板根据所述SRS资源分配策略，对所述用户的SRS信号进行负荷分担处理，并将处理结果发送给L2调度模块。本发明通过新增加包含基带处理模块的从板，使得LTE基站的基带处理能力提升。

8. 发明申请

WO2012106806A1 SYSTEM AND METHOD OF INTERFACING CO-PROCESSORS AND INPUT/OUTPUT DEVICES VIA A MAIN MEMORY SYSTEM 审中-公开
标题翻译：通过主存储系统连接协处理器和输入/输出设备的系统和方法
公开(公告)号：WO2012106806A1
公开(公告)日：2012-08-16
申请号：PCT/CA2012/000110
申请日：2012-02-08
申请人： DIABLO TECHNOLOGIES INC. , TAKEFMAN, Michael L. , AMER, Maher , BADALONE, Riccardo
发明人： TAKEFMAN, Michael L. , AMER, Maher , BADALONE, Riccardo
IPC分类号： G06F13/38 , G06F12/02 , G06F15/18
CPC分类号： G06F3/0659 , G06F3/0611 , G06F3/0619 , G06F3/064 , G06F3/0673 , G06F9/4406 , G06F11/1016 , G06F11/1076 , G06F12/0246 , G06F12/0607 , G06F13/20 , G06F13/404 , G06F13/4221 , G06F13/4234 , G06F13/4282 , G06F2212/1008 , G06F2212/1032 , G06F2212/7201 , G06F2212/7208 , H03M13/05 , H03M13/27 , H04L9/0662
摘要： A system for interfacing with a co-processor or input/output device is disclosed. According to one embodiment, the system includes a computer processing unit, a memory module, a memory bus that connects the computer processing unit and the memory module, and a co-processing unit or input/output device, wherein the memory bus also connects the co¬ processing unit or input/output device to the computer processing unit.
摘要翻译：公开了一种用于与协处理器或输入/输出设备进行接口的系统。根据一个实施例，系统包括计算机处理单元，存储器模块，连接计算机处理单元和存储器模块的存储器总线以及协处理单元或输入/输出设备，其中存储器总线还将加工单元或输入/输出设备到计算机处理单元。

9. 发明申请

WO2005038585A3 METHOD AND SYSTEM FOR DIRECT ACCESS TO A NON-MEMORY MAPPED DEVICE MEMORY 审中-公开
标题翻译：用于直接访问非存储映射设备存储器的方法和系统
公开(公告)号：WO2005038585A3
公开(公告)日：2007-01-25
申请号：PCT/US2004033292
申请日：2004-10-08
申请人： FREESCALE SEMICONDUCTOR INC , VU MIEU V , MARTINEZ PEREZ RICARDO , PELC OSKAR
发明人： VU MIEU V , MARTINEZ PEREZ RICARDO , PELC OSKAR
IPC分类号： G06F13/12 , G06F20060101 , G06F3/00 , G06F13/14 , G06F13/40
CPC分类号： G06F13/404
摘要： A processing system (12) that interacts with external devices (14,16,18,20) has a processor (22), a memory (24), and a controller (28). The memory (24) stores templates that provide access protocol information about the external devices (14,16,18,20). When an external device (14,16,18,20) is to be accessed, the operating system, which is stored in the memory (24), instructs the processor (22) to perform the access to the external device (14,16,18,20). The processor (22) puts the information about the external device (14,16,18,20).on the address portion of the system bus (26) where it is received and interpreted by the controller (28). The controller (28) in turn retrieves the template for the external device (14,16,18,20) as indicated by the information that was received. After retrieving the template, the controller (28) outputs the information, in the manner indicated by the template, on an external interface bus (30) where the external device is also coupled. The external device (14,16,18,20) then responds according to the information that the controller put on the external interface bus (30).
摘要翻译：与外部设备（14,16,18,20）交互的处理系统（12）具有处理器（22），存储器（24）和控制器（28）。存储器（24）存储提供关于外部设备（14,16,18,20）的接入协议信息的模板。当要访问外部设备（14,16,18,20）时，存储在存储器（24）中的操作系统指示处理器（22）执行对外部设备的访问（14,16 ，18,20）。处理器（22）在系统总线（26）的地址部分放置关于外部设备（14,16,18,20）的信息，其中由控制器（28）接收和解释。控制器（28）又检索外部设备（14,16,18,20）的模板，如所接收的信息所示。在检索模板之后，控制器（28）以外部设备耦合的外部接口总线（30）以模板指示的方式输出信息。然后，外部设备（14,16,18,20）根据控制器放在外部接口总线（30）上的信息进行响应。

10. 发明申请

WO00017759A2 APPARATUS FOR USE IN A COMPUTER SYSTEM 审中-公开
标题翻译：用于计算机系统的设备
公开(公告)号：WO00017759A2
公开(公告)日：2000-03-30
申请号：PCT/GB1999/003089
申请日：1999-09-16
IPC分类号： G06F12/06 , G06F13/16 , G06F13/362 , G06F13/40 , G06F13/00
CPC分类号： G06F13/4059 , G06F12/0661 , G06F13/1642 , G06F13/362 , G06F13/4004 , G06F13/4031 , G06F13/404
摘要： Apparatus for use in a computer system comprises a bus architecture, a plurality of modules connected to the bus architecture, at least one module being latency tolerant and at least one module being latency intolerant. The bus architecture comprises a primary bus (3) having latency intolerant modules connected thereto, a secondary bus (4) having latency tolerant modules connected thereto, and a primary to secondary bus interface module (5) interconnecting the primary and secondary buses.
摘要翻译：用于计算机系统的装置包括总线架构，连接到总线架构的多个模块，至少一个模块是等待时间容忍的，以及至少一个模块是延迟不耐受的。总线架构包括具有连接到其上的延迟不耐受模块的主总线（3），具有连接到其上的等待时间容限模块的辅助总线（4）和互连主总线和辅助总线的主副总线接口模块（5）。

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