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1. 发明申请

WO2017112175A1 INSTRUCTIONS AND LOGIC FOR LOAD-INDICES-AND-SCATTER OPERATIONS 审中-公开
标题翻译：负载指数和散射操作的指令和逻辑
公开(公告)号：WO2017112175A1
公开(公告)日：2017-06-29
申请号：PCT/US2016/062705
申请日：2016-11-18
申请人： INTEL CORPORATION
发明人： GOKHALE, Indraneil M. , YOUNT, Charles R. , VALLES, Antonio C. , OULD-AHMED-VALL, Elmoustapha
IPC分类号： G06F9/44 , G06F9/30 , G06F15/80
CPC分类号： G06F9/30036 , G06F9/30101 , G06F9/3016 , G06F12/084 , G06F12/0855 , G06F12/0862 , G06F12/0875 , G06F12/1027 , G06F2212/452
摘要： A processor includes an execution unit to execute instructions to load indices from an array of indices and scatter elements to locations in sparse memory based on those indices. The execution unit includes logic to load, for each data element to be scattered by the instruction, as needed, an index value to be used in computing the address in memory at which a particular data element is to be written. The index values may be retrieved from an array of indices identified for the instruction. The execution unit includes logic to compute the addresses based on the sum of a base address specified for the instruction and the index values retrieved for the data element locations, with optional scaling. The execution unit includes logic to retrieve data elements from contiguous locations in a source vector register specified for the instruction and store them to the computed locations.
摘要翻译：处理器包括执行单元以执行指令以从指数阵列加载指数并基于这些指数将元素散布到稀疏存储器中的位置。执行单元包括用于对于要由指令散布的每个数据元素根据需要加载用于计算存储器中的地址的索引值的逻辑，在该地址处将写入特定的数据元素。索引值可以从为该指令识别的索引数组中检索。执行单元包括用于基于为指令指定的基地址和为数据元素位置检索的索引值的总和来计算地址的逻辑，其具有可选的缩放。执行单元包括从指定的指令源矢量寄存器中的连续位置检索数据元素并将它们存储到计算出的位置的逻辑。

2. 发明申请

WO2016153726A1 A METHOD, APPARATUS AND SYSTEM FOR OPTIMIZING CACHE MEMORY TRANSACTION HANDLING IN A PROCESSOR 审中-公开
标题翻译：用于优化处理器中的高速缓存存储器交易处理的方法，装置和系统
公开(公告)号：WO2016153726A1
公开(公告)日：2016-09-29
申请号：PCT/US2016/020013
申请日：2016-02-29
申请人： INTEL CORPORATION
发明人： FAHIM, Bahaa , LIU, Yen-Cheng , GEETHA, Vedaraman , CHAMBERLAIN, Jeffrey D. , HUANG, Min
IPC分类号： G06F15/173 , G06F12/08 , G06F12/02
CPC分类号： G06F12/0855 , G06F12/0817 , G06F12/0831 , G06F2212/27 , G06F2212/621 , Y02D10/13
摘要： In one embodiment, a processor includes a caching home agent (CHA) coupled to a core and a cache memory and includes a cache controller having a cache pipeline and a home agent having a home agent pipeline. The CHA may: receive, in the home agent pipeline, information from an external agent responsive to a miss for data in the cache memory; issue a global ordering signal from the home agent pipeline to a requester of the data to inform the requester of receipt of the data; and report issuance of the global ordering signal to the cache pipeline, to prevent the cache pipeline from issuance of a global ordering signal to the requester. Other embodiments are described and claimed.
摘要翻译：在一个实施例中，处理器包括耦合到核心和高速缓冲存储器的缓存归属代理（CHA），并且包括具有高速缓存流水线和具有归属代理流水线的归属代理的高速缓存控制器。 CHA可以：在归属代理流程中接收来自外部代理的响应于高速缓冲存储器中的数据的遗漏的信息; 从归属代理流水线向数据的请求者发出全局排序信号，以通知请求者接收数据; 并向缓存流水线报告全局排序信号的发布，以防止缓存流水线向请求者发出全局排序信号。描述和要求保护其他实施例。

3. 发明申请

WO2015199574A1 TECHNIQUES FOR AUTOMATICALLY FREEING SPACE IN A LOG-STRUCTURED STORAGE SYSTEM 审中-公开
标题翻译：在结构化存储系统中自动释放空间的技术
公开(公告)号：WO2015199574A1
公开(公告)日：2015-12-30
申请号：PCT/RU2014/000470
申请日：2014-06-27
申请人： EMC CORPORATION
发明人： ROMANOVSKIY, Alexey Valentinovich
IPC分类号： G06F12/00 , G06F11/14
CPC分类号： G06F3/0661 , G06F3/0608 , G06F3/0619 , G06F3/064 , G06F3/065 , G06F3/0652 , G06F3/067 , G06F3/0673 , G06F12/0246 , G06F12/0261 , G06F12/0855 , G06F12/0868 , G06F12/0871 , G06F12/0873 , G06F12/123 , G06F2212/1024 , G06F2212/1044 , G06F2212/281 , G06F2212/313 , G06F2212/401 , G06F2212/461 , G06F2212/608 , G06F2212/7205 , G06F2212/7207
摘要： A method includes (a) writing blocks of data to a storage device, pluralities of the blocks of data being organized into macroblocks, macroblocks having a first fixed size, pluralities of the macroblocks being organized into segments, segments having a second fixed size, (b) marking some of the written blocks as deleted, (c) computing a ratio of storage marked as deleted (SMD) from a segment and storage written (SW) to the segment (ratio SMD:SW), and (d) in response to the computed ratio exceeding a threshold value, performing a compaction operation on the segment. Performing the compaction operation on the segment includes (1) copying blocks which have not been marked as deleted from within macroblocks that contain at least one block marked as deleted to a new macroblock of the first fixed size and (2) in response to copying, marking the macroblocks from which the blocks were copied as free for reuse.
摘要翻译：一种方法包括：（a）向存储装置写入数据块，将多个数据块组织成宏块，具有第一固定大小的宏块，多个宏块被组织成段，具有第二固定大小的段，（b）将一些已写入的区块标记为已删除，（c）计算标记为已删除（SMD）的段和存储写入（SW）到段的存储比（SMD：SW），（d）响应于计算的比率超过阈值，对该段进行压缩操作。在片段上执行压缩操作包括（1）从包含至少一个标记为已删除的块的宏块内未被标记为已删除的块复制到第一固定大小的新宏块，以及（2）响应于复制，标记块被复制的宏块是免费的以便重新使用。

4. 发明申请

WO2015047700A1 METHOD AND APPARATUS FOR CACHE OCCUPANCY DETERMINATION AND INSTRUCTION SCHEDULING 审中-公开
标题翻译：高速缓存的确定方法和装置及指导性调度
公开(公告)号：WO2015047700A1
公开(公告)日：2015-04-02
申请号：PCT/US2014/054491
申请日：2014-09-08
申请人： INTEL CORPORATION
发明人： ZAKS, Ayal , VALENTINE, Robert , NARKIS, Arie
IPC分类号： G06F9/46
CPC分类号： G06F12/0811 , G06F9/30047 , G06F9/383 , G06F12/08 , G06F12/084 , G06F12/0842 , G06F12/0855 , G06F12/0862 , G06F12/0875 , G06F12/0888 , G06F12/0897 , G06F2212/1016 , G06F2212/502
摘要： An apparatus and method for determining whether data needed for one or more operations is stored in a cache and scheduling the operations for execution based on the determination. For example, one embodiment of a processor comprises: a hierarchy of cache levels for caching data including at least a level 1 (L1) cache; cache occupancy determination logic to determine whether data associated with one or more subsequent operations is stored in one of the cache levels; and scheduling logic to schedule execution of the subsequent operations based on the determination of whether data associated with the subsequent operations is stored in the cache levels.
摘要翻译：一种用于确定一个或多个操作所需的数据是否存储在高速缓存中的装置和方法，并且基于该确定来调度用于执行的操作。例如，处理器的一个实施例包括：高速缓存级别的层级，用于缓存包括至少第1级（L1）高速缓存的数据; 高速缓存占用确定逻辑，用于确定与一个或多个后续操作相关联的数据是否存储在所述高速缓存级别之一中; 以及调度逻辑，以基于确定与后续操作相关联的数据是否存储在高速缓存级别来调度后续操作的执行。

5. 发明申请

WO2013075013A1 MEMORY CONFIGURED TO PROVIDE SIMULTANEOUS READ/WRITE ACCESS TO MULTIPLE BANKS 审中-公开
标题翻译：提供同时读取/写入多个银行的存储器
公开(公告)号：WO2013075013A1
公开(公告)日：2013-05-23
申请号：PCT/US2012/065658
申请日：2012-11-16
申请人： QUALCOMM INCORPORATED
发明人： TERZIOGLU, Esin , PARK, Dongkyu
IPC分类号： G06F13/16
CPC分类号： G06F13/161 , G06F12/0855 , G06F12/0893 , G06F13/1663
摘要： A memory includes at least first and second banks of single-port memory elements, a first local controller adapted to send read and write instructions to the first memory bank, and a second local controller adapted to send read and write instructions to the second memory bank. A global controller is configured to receive first and second memory addresses and a first indication of an operation to be performed at the first memory addresses and a second indication of an operation to be performed at the second memory address and to instruct the first local controller to perform the first indicated operation at the first memory address and to instruct the second local controller to perform the second indicated operation at the second memory address at the same time.
摘要翻译：存储器包括至少第一和第二组单端口存储器元件，适于向第一存储体发送读取和写入指令的第一本地控制器，以及适于向第二存储器组发送读取和写入指令的第二本地控制器。全局控制器被配置为接收第一和第二存储器地址以及要在第一存储器地址处执行的操作的第一指示，以及要在第二存储器地址处执行的操作的第二指示，并且指示第一本地控制器在第一存储器地址执行第一指示操作，并指示第二本地控制器同时在第二存储器地址处执行第二指示操作。

6. 发明申请

WO2012119430A2 地址访问方法、装置及系统审中-公开
公开(公告)号：WO2012119430A2
公开(公告)日：2012-09-13
申请号：PCT/CN2011/079172
申请日：2011-08-31
申请人：华为技术有限公司 , 范纯磊
发明人：范纯磊
IPC分类号： G06F12/08
CPC分类号： G06F12/0855

7. 发明申请

WO2011160896A1 METHOD FOR ADDRESS TRANSLATION, ADDRESS TRANSLATION UNIT, DATA PROCESSING PROGRAM, AND COMPUTER PROGRAM PRODUCT FOR ADDRESS TRANSLATION 审中-公开
标题翻译：地址转换方法，地址转换单元，数据处理程序和用于地址转换的计算机程序产品
公开(公告)号：WO2011160896A1
公开(公告)日：2011-12-29
申请号：PCT/EP2011/058100
申请日：2011-05-19
申请人： INTERNATIONAL BUSINESS MACHINES CORPORATION , KOEHLER, Thomas , GAERTNER, Ute
发明人： KOEHLER, Thomas , GAERTNER, Ute
IPC分类号： G06F12/10 , G06F12/08
CPC分类号： G06F12/1027 , G06F12/0855
摘要： An improved method for address translation in a system with a address translation unit (1) containing a translation engine (26) configured to perform a translation table fetch and a translation look aside buffer (28) configured to perform a lookup operation for fast address translation,is disclosed. The method comprises performing the lookup operation in the translation look aside buffer (28) based on a first translation request as current translation request, wherein a respective absolute address is returned to a corresponding requestor (LSU, COP, IFU) for the first translation request as translation result in case of a hit; activating the translation engine (26) to perform at least one translation table fetch in case the current translation request does not hit an entry in the translation look aside buffer (28);wherein the translation engine (26) is idle waiting for the at least one translation table fetch to return data, reporting the idle state of the translation engine (26) as lookup under miss condition and accepting a currently pending translation request as second translation request, wherein a lookup under miss sequence is performed in the translation look aside buffer (28) based on said second translation request.
摘要翻译：一种用于具有地址转换单元（1）的系统中的地址转换的改进方法，所述地址转换单元（1）包括被配置为执行转换表提取的翻译引擎（26）和被配置为执行用于快速地址转换的查找操作的翻译后备缓冲器（28），被披露。该方法包括：在基于第一翻译请求的翻译旁边缓冲器（28）中执行查找操作作为当前转换请求，其中相应的绝对地址返回给用于第一翻译请求的对应请求者（LSU，COP，IFU）作为翻译结果; 如果当前翻译请求没有到达翻译旁边缓冲器（28）中的条目，则激活翻译引擎（26）以执行至少一个翻译表提取;其中翻译引擎（26）空闲等待至少一个转换表提取以返回数据，将未知条件下的翻译引擎（26）的空闲状态报告为查找，并接受当前待处理的转换请求作为第二转换请求，其中，在翻译旁边的缓冲器中执行在未命中序列下的查找（28）基于所述第二翻译请求。

8. 发明申请

WO2011148482A1 情報処理システム及びシステムコントローラ审中-公开
标题翻译：信息处理系统和系统控制器
公开(公告)号：WO2011148482A1
公开(公告)日：2011-12-01
申请号：PCT/JP2010/058971
申请日：2010-05-27
申请人：富士通株式会社 , 金野雄次 , 村上浩
发明人：金野雄次 , 村上浩
IPC分类号： G06F12/08
CPC分类号： G06F12/0828 , G06F12/0806 , G06F12/0815 , G06F12/0846 , G06F12/0855 , G06F13/1689 , G06F13/1694
摘要：複数のＣＰＵを接続したシステムコントローラがキャッシュ同期制御を行うシステムにおいて、ＣＰＵのスループットを向上する。システムコントローラ（１２）に異なるキャッシュメモリ容量の複数のＣＰＵユニット（１０－０～１０－３）を接続し、キャッシュ同期制御を行うシステムにおいて、先発リクエストと後発リクエストとのアドレス競合を監視するキャッシュ同期部（５４）と、各ＣＰＵユニットのキャッシュメモリの容量毎に先発リクエストと後発リクエストの競合監視範囲を設定部（５６）を設けた。キャッシュ容量が異なるＣＰＵユニットが混在しても、キャッシュ容量の多いＣＰＵユニットのスループットを向上できる。
摘要翻译：在其中连接多个CPU的系统控制器控制高速缓存同步的系统中，CPU的吞吐量得到改善。一种具有系统控制器（12）的系统，所述系统控制器（12）将多个CPU单元（10-0-10-3）与不同的高速缓存存储器大小连接并且控制高速缓存同步，所述系统包括高速缓存同步单元（54），其监视地址第一个生成的请求与第二个生成的请求之间的冲突; 以及设置单元（56），其针对每个CPU单元的每个高速缓存存储器的大小设置第一生成请求的冲突监视范围和第二生成请求。因此，即使将不同缓存大小的CPU单元混合在一起，也可以提高具有最大缓存大小的CPU单元的吞吐量。

9. 发明申请

WO2006135590A3 METHOD AND APPARATUS FOR MANAGING INSTRUCTION FLUSHING IN A MICROPROCESSOR'S INSTRUCTION PIPELINE 审中-公开
标题翻译：用于管理微处理器指令管道中的指导性冲洗的方法和装置
公开(公告)号：WO2006135590A3
公开(公告)日：2007-05-31
申请号：PCT/US2006021617
申请日：2006-06-02
申请人： QUALCOMM INC , MCILVAINE MICHAEL SCOTT , DIEFFENDERFER JAMES NORRIS , SARTORIUS THOMAS ANDREW
发明人： MCILVAINE MICHAEL SCOTT , DIEFFENDERFER JAMES NORRIS , SARTORIUS THOMAS ANDREW
IPC分类号： G06F9/44
CPC分类号： G06F9/3861 , G06F9/30072 , G06F9/3867 , G06F12/0855 , G06F12/0862 , G06F2212/6028
摘要： In one or more embodiments, a processor includes one or more circuits to flush instructions from an instruction pipeline on a selective basis responsive to detecting a branch misprediction, such that those instructions marked as being dependent on the branch instruction associated with the branch misprediction are flushed. Thus, the one or more circuits may be configured to mark instructions fetched into the processor's instruction pipeline(s) to indicate their branch prediction dependencies, directly or indirectly detect incorrect branch predictions, and directly or indirectly flush instructions in the instruction pipeline(s) that are marked as being dependent on an incorrect branch prediction.
摘要翻译：在一个或多个实施例中，处理器包括一个或多个电路，用于响应于检测到分支错误预测而选择性地从指令流水线中刷新指令，使得标记为依赖于与分支错误预测相关联的分支指令的那些指令被刷新。因此，一个或多个电路可以被配置为标记被提取到处理器的指令流水线中以指示其分支预测依赖性的指令，直接或间接地检测不正确的分支预测，以及直接或间接地刷新指令流水线中的指令，这被标记为依赖于不正确的分支预测。

10. 发明申请

WO2007013985A1 CACHE COHERENCE PROTOCOL WITH SPECULATIVE WRITESTREAM 审中-公开
标题翻译：高速缓存协议与调制写入
公开(公告)号：WO2007013985A1
公开(公告)日：2007-02-01
申请号：PCT/US2006/028245
申请日：2006-07-20
申请人： SUN MICROSYSTEMS, INC. , CYPHER, Robert, E. , LANDIN, Anders
发明人： CYPHER, Robert, E. , LANDIN, Anders
IPC分类号： G06F12/08
CPC分类号： G06F12/0828 , G06F12/0855
摘要： A system and method for performing speculative writestream transactions in a computing system. A computing system including a plurality of subsystems has a requesting subsystem configured to initiate a writestream ordered (WSO) transaction to perform a write operation to an entire coherency unit by conveying a WSO request to a home subsystem of the coherency unit. The requester is configured to perform the write operation without first receiving a copy of the coherency unit and complete WSO transactions initiated in the order in which they are initiated. The home subsystem is configured to process multiple WSO transactions directed to a given coherency unit in the order in which they are received. When the requester initiates a WSO transaction to a given coherency unit, the coherency unit is locked. Responsive to receiving the WSO request, the home subsystem conveys a pull request for the write data to the requester. If the requester detects a timeout condition, the requester may cancel the WSO transaction and unlock the coherency unit in the requesting node. The requester may further convey an acknowledgment to the home subsystem indicating no data will be returned. The home subsystem may then treat the WSO transaction as being complete.
摘要翻译：一种用于在计算系统中执行推测性写入事务的系统和方法。包括多个子系统的计算系统具有被配置为通过向一致性单元的归属子系统传送WSO请求来发起写入流顺序（WSO）事务以对整个一致性单元执行写入操作的请求子系统。请求者被配置为执行写入操作，而不首先接收一致性单元的副本，并以其发起的顺序完成发起的WSO事务。家庭子系统被配置为按照它们被接收的顺序处理指向给定一致性单元的多个WSO事务。当请求者向给定的一致性单元发起WSO事务时，一致性单元被锁定。响应于接收到WSO请求，家庭子系统向请求者传送写入数据的拉取请求。如果请求者检测到超时条件，则请求者可以取消WSO事务并解锁请求节点中的一致性单元。请求者还可以向家庭子系统发送确认，指示不返回任何数据。然后，家庭子系统可以将WSO交易视为完成。

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