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1. 发明申请

WO2007028867A1 PROCEDE DE GENERATION D'UN SIGNAL D'HORLOGE 审中-公开
标题翻译：用于产生时钟信号的方法
公开(公告)号：WO2007028867A1
公开(公告)日：2007-03-15
申请号：PCT/FR2006/001778
申请日：2006-07-20
申请人： STMICROELECTRONICS SA , MOREAUX, Christophe , KARI, Ahmed , NAURA, David , RIZZO, Pierre
发明人： MOREAUX, Christophe , KARI, Ahmed , NAURA, David , RIZZO, Pierre
IPC分类号： H04L7/033
CPC分类号： H03L7/00 , H04L7/0331 , H04L7/04
摘要： L'invention concerne un procédé de génération d'un signal d'horloge comprenant des étapes de: mesure à l'aide d'un premier signal d'horloge (SFo) d'une caractéristique d'un événement de référence (EVT1) dans un signal reçu (RS); déterminer à l'aide du premier signal d'horloge, une variation d'une caractéristique d'un second événement (EVT2, DO) dans un signal reçu (RS) ; corriger la mesure (NEVT1, NFC) en fonction de la variation de la caractéristique du second événement ; et générer un second signal d'horloge (SFC) à partir du premier signal d'horloge en fonction de la mesure corrigée (NFC). Application aux circuits d'émission et de réception d'une puce sans contact.
摘要翻译：本发明涉及一种用于产生包括以下步骤的时钟信号的方法：用接收信号（RS）中的参考事件（EVT1）的一个特征的第一时钟信号（SFo）进行测量; 使用所述第一时钟信号确定接收信号（RS）中的第二事件（EVT1，DO）的一个特性的变化; 基于第二事件的特性的变化来校正测量（NEVT1，NFC）; 以及基于所述校正测量（NFC）从所述第一时钟信号产生第二时钟信号（SFC）。本发明适用于无接触芯片的发送和接收电路。

2. 发明申请

WO2007028888A1 CELLULE MEMOIRE VOLATILE REMANENTE 审中-公开
标题翻译：备忘挥发性记忆细胞
公开(公告)号：WO2007028888A1
公开(公告)日：2007-03-15
申请号：PCT/FR2006/002036
申请日：2006-09-05
申请人： STMICROELECTRONICS SA , RIZZO, Pierre , MOREAUX, Christophe , NAURA, David , KARI, Ahmed
发明人： RIZZO, Pierre , MOREAUX, Christophe , NAURA, David , KARI, Ahmed
IPC分类号： G11C11/24 , G11C11/401
CPC分类号： G11C11/4023 , G06K7/10029 , G06K7/10059 , G06K19/07749
摘要： L 'invention concerne une cellule mémoire volatile rémanente (PVCELL), pour mémoriser une donnée binaire (Fp) pendant un temps de rétention (Tp) indépendant d'une tension (Vcc) d’alimentation de la cellule mémoire. Selon l’invention, la cellule mémoire comprend un point mémoire capacitif (CMP) fournissant une tension rémanente (Vp) et ayant un temps de décharge déterminé, un interrupteur (T1) pour provoquer la décharge du point mémoire lorsqu'un signal d'effacement (RESET) présente une valeur active, un interrupteur (T2) pour provoquer la charge du point mémoire lorsqu'un signal d’écriture (SET) présente une valeur active, et un circuit détecteur-amplificateur (SACT) ayant une entrée (IN1) recevant la tension rémanente (Vp), et une sortie (OUT1) fournissant la donnée binaire (Fp). Application notamment à la gestion d'un drapeau d'inventaire dans un circuit intégré sans contact.
摘要翻译：本发明涉及用于存储独立于存储单元电源电压（Vcc）的保持时间（Tp）的二进制数据（Fp）的剩余易失性存储单元（PVCELL）。根据本发明，存储单元包括：提供剩余电压（Vp）并且具有确定的放电时间的电容性存储点（CMP），用于在擦除信号时消除存储点的开关（T1）（RESET）具有有效值，当写入信号（SET）具有有效值时用于对存储器点充电的开关（T2）以及包括接收到的输入（INI）的检测器/放大器电路（SACT）剩余电压（Vp）和提供二进制数据（Fp）的输出（OUT1）。本发明特别适用于管理非接触集成电路中的库存标志。

3. 发明申请

WO2007042631A1 PROCEDE D'ECRITURE PAR BLOC DANS UNE MEMOIRE 审中-公开
标题翻译：写入记忆元件的方法
公开(公告)号：WO2007042631A1
公开(公告)日：2007-04-19
申请号：PCT/FR2006/002137
申请日：2006-09-19
申请人： STMICROELECTRONICS SA , KARI, Ahmed , MOREAUX, Christophe , NAURA, David , RIZZO, Pierre
发明人： KARI, Ahmed , MOREAUX, Christophe , NAURA, David , RIZZO, Pierre
IPC分类号： G11C16/10
CPC分类号： G11C16/10
摘要： L'invention concerne un procédé d'écriture par bloc dans une mémoire non volatile programmable électriquement, un bloc à écrire dans la mémoire comprenant au moins un mot. Selon l'invention, le procédé comprend des étapes de détermination d'une durée d'écriture d'un mot en divisant une durée fixée d'écriture d'un bloc par le nombre de mots du bloc à écrire, et de commande de la mémoire pour écrire successivement chaque mot (D) dans la mémoire pendant la durée d'écriture.
摘要翻译：本发明涉及一种对电可编程非易失性存储器元件进行块写入的方法，其中待写入存储器的块包括至少一个字。根据本发明，该方法包括以下步骤：通过将块的固定写入时间除以待写入的块的字数来确定字的写入时间，并且控制存储器以写入每个字（D）在写入时间期间连续地存储到存储元件。

4. 发明申请

WO2007023213A2 PROCEDE DE CONFIGURATION D'UN ESPACE MEMOIRE DIVISE EN ZONES MEMOIRE 审中-公开
标题翻译：将内存空间分配到内存区域的方法
公开(公告)号：WO2007023213A2
公开(公告)日：2007-03-01
申请号：PCT/FR2006/001768
申请日：2006-07-19
申请人： STMICROELECTRONICS SA , MOREAUX, Christophe , KARI, Ahmed , NAURA, David , RIZZO, Pierre
发明人： MOREAUX, Christophe , KARI, Ahmed , NAURA, David , RIZZO, Pierre
CPC分类号： G06F12/0292
摘要： L'invention concerne un procédé de configuration d'un espace mémoire (MEM) , comprenant des étapes de : lecture dans l'espace mémoire (MEM) d'une information de configuration (SZ3) , détermination d'une division d'au moins une partie de l'espace mémoire en zones mémoire (Z1-Z4) en fonction de l'information de configuration lue ; et d'attribution à chacune des zones mémoire d'un numéro d'accès (NBK) à utiliser pour accéder à un emplacement de donnée dans la zone mémoire, en combinaison avec une adresse logique de l'emplacement dans la zone mémoire. Application de l'invention aux puces RFID.
摘要翻译：本发明涉及一种配置存储器空间（MEM）的方法，包括以下步骤：读取存储器空间（MEM）中的配置数据（SZ3）并将存储空间的至少一部分划分成存储区（Z1 -Z4）作为配置数据读取的函数; 以及将每个存储器区域与存储区域中的位置的逻辑地址一起分配给存储区域中用于访问存储器区域中的基准位置的访问号码（NBK）。本发明适用于RFID芯片。

5. 发明申请

WO2007080242A1 DIVISEUR DE FREQUENCE BINAIRE 审中-公开
标题翻译：二分频器
公开(公告)号：WO2007080242A1
公开(公告)日：2007-07-19
申请号：PCT/FR2006/002604
申请日：2006-11-28
申请人： STMICROELECTRONICS SA , MOREAUX, Christophe , KARI, Ahmed , NAURA, David , RIZZO, Pierre
发明人： MOREAUX, Christophe , KARI, Ahmed , NAURA, David , RIZZO, Pierre
IPC分类号： H03K23/66
CPC分类号： H03K23/66
摘要： L ' invention concerne un diviseur de fréquence binaire (DIVF2) comprenant un compteur (CMPT) cadencé par un signal d'entrée (CKl), des moyens (CPl, CP2) pour comparer un valeur de comptage (VAL) à des première et seconde valeurs de seuil (B2/2, B2/4) et fournir des premier et deuxième signaux de contrôle (DETl, DET2) synchronisés avec des fronts de variation d'un premier type du signal d'entrée (CKl). Selon l'invention, le diviseur comprend des moyens (FFB) pour fournir au moins un troisième signal de contrôle (SDETl, SDET2) décalé d'une demi-période du signal d'entrée (CKl) par rapport à l'un des premier ou second signaux de contrôle (DETl, DET2), et des moyens de contrôle (ALCT) pour générer le signal de sortie (CK2) à partir de signaux de contrôle choisis en fonction de la valeur d'au moins un bit (bl,b0) de plus faible poids de la consigne de division. Application notamment aux transpondeurs UHF.
摘要翻译：本发明涉及一种二进制分频器（DIVF2），包括由输入信号（CK1）选通的计数器（CMPT），用于将计数值（VAL）与第一和第二阈值（B2 / 2）进行比较的装置（CP1，CP2），B2 / 4），并且提供与输入信号（CK1）的第一类型的变化边沿同步的第一和第二控制信号（DET1，DET2）。根据本发明，分频器包括用于从输入信号（CK1）相对于第一或第二控制信号（DET1）之一偏移半个周期的至少一个第三控制信号（SDET1，SDET2）的装置（FFB），DET2）和用于根据除法指令的至少一个最低位（b1，b0）的值选择的控制信号产生输出信号（CK2）的控制装置（ALCT）。特别适用于UHF转发器。

6. 发明申请

WO2007028872A1 CIRCUIT INTEGRE SANS CONTACT PASSIF COMPRENANT UN DRAPEAU DE SURVEILLANCE D'UNE TENSION D'EFFACEMENT-PROGRAMMATION 审中-公开
标题翻译：包含用于监控擦除编程电压的标签的被动无接触式集成电路
公开(公告)号：WO2007028872A1
公开(公告)日：2007-03-15
申请号：PCT/FR2006/001985
申请日：2006-08-25
申请人： STMICROELECTRONICS SA , NAURA, David , MOREAUX, Christophe , KARI, Ahmed , RIZZO, Pierre
发明人： NAURA, David , MOREAUX, Christophe , KARI, Ahmed , RIZZO, Pierre
IPC分类号： G11C5/14
CPC分类号： G06K19/0723 , G06K19/0713 , G11C5/142 , G11C16/10 , G11C16/30
摘要： L'invention concerne un circuit intégré passif sans contact (IC2) comprenant une mémoire de données non volatile (MEM) programmable électriquement, un circuit survolteur à accumulation de charges (HVCT, PMP, HGEN) pour fournir une haute tension (Vhv) nécessaire à l'écriture de données (DTW) dans la mémoire. Selon l'invention, le circuit intégré comprend un point mémoire volatile (FFl) pour mémoriser un drapeau indicateur (THR2) , et des moyens (THDET, THRl, FFl) pour modifier la valeur du drapeau indicateur (THR2) lorsque la haute tension (Vhv) atteint la première fois un seuil critique (Vc) après activation du circuit survolteur.
摘要翻译：本发明涉及一种无源无接触集成电路（IC2），包括电可编程非易失性数据存储器（MEM），具有负载累加的升压电路（HVCT，PMP，HGEN），以提供写入所需的高电压（Vhv）数据（DTW）进入存储器。本发明的特征在于集成电路包括用于存储指示符标志（THR2）的易失性存储点（FFI）; 以及用于当高电压（Vhv）在升压电路激活之后第一次达到临界阈值（Vc）时修改指示标志（THR2）的值的装置（THDET，THR1，FF1）。

7. 发明申请

WO2007028866A1 CIRCUIT INTEGRE SANS CONTACT PASSIF COMPRENANT UN INTERRUPTEUR DE MODULATION D'IMPEDANCE D'ANTENNE N'INHIBANT PAS UNE POMPE DE CHARGE PRIMAIRE 审中-公开
标题翻译：包含天线阻抗调制开关的被动接触式集成电路，不会抑制主充电泵
公开(公告)号：WO2007028866A1
公开(公告)日：2007-03-15
申请号：PCT/FR2006/001766
申请日：2006-07-19
申请人： STMICROELECTRONICS SA , RIZZO, Pierre , MOREAUX, Christophe , NAURA, David , KARI, Ahmed
发明人： RIZZO, Pierre , MOREAUX, Christophe , NAURA, David , KARI, Ahmed
IPC分类号： G06K19/07
CPC分类号： G06K19/0713 , G06K19/0723
摘要： L'invention concerne un procédé pour moduler l'impédance d'un circuit d'antenne (ACT, Wl, W2) fournissant des signaux de pompage (Sl, S2) à une pompe de charge (PMP) comprenant au moins un premier étage de pompage (Dl, D2, Cl, C2) et un dernier étage de pompage (D5, D6, C5, C6) , le dernier étage de pompage fournissant une tension continue (Vcc) . Selon l'invention, la sortie du premier étage de pompage (Dl, D2, Cl, C2) est court-circuitée au moyen d'un interrupteur (SW1) et le dernier étage de pompage continue à pomper des charges électriques et fournir la tension continue (Vcc). Application notamment aux transpondeurs passifs RFID.
摘要翻译：本发明涉及一种调制向包括至少第一泵送级（D1，D2，C1）的电荷泵（PMP）提供泵浦信号（S1，S2）的天线电路（ACT，W1，W2），C2）和最后一个泵送级（D5，D6，C5，C6），所述最后一个泵送级提供直流电压（Vcc）。根据本发明，来自第一泵送级（D1，D2，C1，C2）的输出通过开关（SW1）短路，并且最后的泵送级继续泵送电荷并提供直流电压（VCC）。本发明特别适用于RFID无源应答器。

8. 发明申请

WO2007045732A1 LECTEUR NFC AYANT UN MODE DE FONCTIONNEMENT PASSIF A FAIBLE CONSOMMATION ELECTRIQUE 审中-公开
标题翻译： NFC读取器具有低能耗无源操作模式
公开(公告)号：WO2007045732A1
公开(公告)日：2007-04-26
申请号：PCT/FR2006/002013
申请日：2006-09-01
申请人： STMICROELECTRONICS SA , MANI, Christophe , DELL'OVA, Francis , RIZZO, Pierre
发明人： MANI, Christophe , DELL'OVA, Francis , RIZZO, Pierre
IPC分类号： G06K7/00 , G06K19/07
CPC分类号： H04B5/0056 , G06K7/0008 , G06K19/0723
摘要： L'invention concerne un lecteur à couplage inductif (50) comprenant un circuit d'interface passif (16) pour moduler l'impédance d'un circuit d'antenne (13) et extraire du circuit d'antenne un signal de données (SDTr) et un signal d'horloge RF (CKO) , et des moyens (DB3) de connexion du lecteur à un module de sécurité amovible (40, 43) . Selon l'invention, le lecteur comprend un circuit d'émulation (17) pour ouvrir un canal de communication RF avec un autre lecteur, une liaison électrique non amovible reliant le circuit d'émulation (17) au circuit d'interface passif (16), au moyen de laquelle le signal de données (SDTr) et le signal d'horloge RF (CKO) sont fournis au circuit d'émulation (17) , et un bus de données (DB3) cadencé par un signal d'horloge de bus de fréquence inférieure à la fréquence du signal d'horloge RF, pour relier le circuit d'émulation (17) au module de sécurité amovible (40, 43) . Avantage : réalisation d'un lecteur à faible consommation électrique.
摘要翻译：本发明涉及一种电感耦合读取器（50），包括用于调制天线电路（13）的阻抗并从天线电路提取数据信号（SDTr）和RF时钟信号（CKO）的无源接口电路（16）以及用于将读取器连接到可拆卸安全模块（40,43）的装置（DB3）。本发明的特征在于，读取器包括用于与另一个读取器打开RF通信信道的仿真电路（17），将仿真电路（17）连接到无源接口电路（16）的不可移除的电连接，由此数据信号（SDTr）和RF时钟信号（CKO）被提供给仿真电路（17）和由比RF时钟信号频率低的总线时钟信号定时的数据总线（DB3），以将仿真电路（17 ）到可移除安全模块（40,43）。本发明提供了生产低能耗读取器的优点。

9. 发明申请

WO2011092289A1 DEVICE AND METHOD FOR COUPLING A CELLULAR TELECOMMUNICATION DEVICE TO AN NFC TERMINAL 审中-公开
标题翻译：用于将蜂窝电信设备耦合到NFC终端的设备和方法
公开(公告)号：WO2011092289A1
公开(公告)日：2011-08-04
申请号：PCT/EP2011/051220
申请日：2011-01-28
申请人： Sagem Orga GmbH , STMicroelectronics (Rousset) SAS , SIMLINK AS , CRICCO, Remy , RIZZO, Pierre , BREDE, Steinar
发明人： CRICCO, Remy , RIZZO, Pierre , BREDE, Steinar
IPC分类号： H04W88/16 , H04B5/00 , H04W88/06 , H04W92/20
CPC分类号： H04B5/00
摘要： The invention relates to a communication component comprising: - a Far field transceiver (124) for exchanging far field signals; - an NFC transceiver (126) for exchanging NFC signals; - converter means (132, 134) for converting a received far field signal (148) to an NFC signal (150) and for converting a received NFC signal (154) to a far field signal (156).
摘要翻译：本发明涉及一种通信组件，包括： - 远场收发器（124），用于交换远场信号; - 用于交换NFC信号的NFC收发器（126） - 转换器装置（132,134），用于将接收到的远场信号（148）转换成NFC信号（150）并将接收到的NFC信号（154）转换成远场信号（156）。

10. 发明申请

WO2003069631A2 CELLULE MEMOIRE A PROGRAMMATION UNIQUE 审中-公开
标题翻译：一次性可编程存储器单元
公开(公告)号：WO2003069631A2
公开(公告)日：2003-08-21
申请号：PCT/FR2003/000447
申请日：2003-02-11
申请人： STMicroelectronics S.A. , BARDOUILLET, Michel , RIZZO, Pierre , MALHERBE, Alexandre , WUIDART, Luc
发明人： BARDOUILLET, Michel , RIZZO, Pierre , MALHERBE, Alexandre , WUIDART, Luc
IPC分类号： G11C17/14
CPC分类号： G11C17/14 , G11C16/22
摘要： L'invention concerne une cellule mémoire d'une valeur binaire, comportant deux branches parallèles comprenant chacune au moins une résistance de programmation (Rpl, Rp2) en silicium polycristallin connectée entre une première borne (1) d'alimentation et un point ou borne de lecture différentielle (4, 6) de l'état de la cellule, et au moins un premier interrupteur (MNP1, MNP2) reliant, lors d'une programmation, une desdites bornes de lecture à une deuxième borne (2) d'alimentation.
摘要翻译：本发明涉及具有由两个平行分支组成的二进制值的存储单元。每个所述分支包括：至少一个多晶硅编程电阻器（Rpl，Rp2），其连接在第一电源端子（1）和用于存储器单元状态的差分读取（4,6）的点或端子之间; 以及至少一个第一开关（MNP1，MNP2），其在编程期间将所述读取端子中的一个连接到第二供电端子（2）。

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