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1. 发明申请

WO2004107348A1 CIRCUIT CONFIGURATION FOR A CURRENT SWITCH OF A BIT/WORD LINE OF A MRAM DEVICE 审中-公开
标题翻译： MRAM器件的位/字线的电流开关的电路配置
公开(公告)号：WO2004107348A1
公开(公告)日：2004-12-09
申请号：PCT/EP2004/005675
申请日：2004-05-26
申请人： INFINEON TECHNOLOGIES AG , INTERNATIONAL BUSINESS MACHINES CORPORATION , DEBROSSE, John , VIEHMANN, Hans-Heinrich
发明人： DEBROSSE, John , VIEHMANN, Hans-Heinrich
IPC分类号： G11C11/15
CPC分类号： G11C11/16 , G11C7/12 , G11C8/08
摘要： A circuit configuration for a current switch of a bit line or a word line of a magnetoresistive random access memory (MRAM) device, comprising a directional switch and a voltage driver that, in operation, reduces the ON resistance of the directional switch. In one embodiment, each terminal of the line is provided with such a switch.
摘要翻译：一种用于磁阻随机存取存储器（MRAM）器件的位线或字线的电流开关的电路配置，包括定向开关和电压驱动器，其在操作中降低了方向开关的导通电阻。在一个实施例中，线路的每个终端设置有这样的开关。

2. 发明申请

WO2005004162A2 CROSS-POINT MRAM ARRAY WITH REDUCED VOLTAGE DROP ACROSS MTJ'S 审中-公开
标题翻译：具有降低电压降的跨点MRAM阵列
公开(公告)号：WO2005004162A2
公开(公告)日：2005-01-13
申请号：PCT/EP2004/006190
申请日：2004-06-08
申请人： INFINEON TECHNOLOGIES AG , INTERNATIONAL BUSINESS MACHINES CORPORATION , DEBROSSE, John , LAMMERS, Stefan , VIEHMANN, Hans-Heinrich
发明人： DEBROSSE, John , LAMMERS, Stefan , VIEHMANN, Hans-Heinrich
IPC分类号： G11C11/16
CPC分类号： G11C11/15
摘要： A method of storing information in a cross-point magnetic memory array and a cross-point magnetic memory device structure. The voltage drop across magnetic tunnel junctions (MTJ's) during a write operation is minimized to prevent damage to the MTJ's of the array. The voltage drop across the selected MTJ's, the unselected MTJ's, or both, is minimized during a write operation, reducing stress across the MTJ's, decreasing leakage currents, decreasing power consumption and increasing the write margin.
摘要翻译：一种在交叉点磁存储器阵列和交叉点磁存储器件结构中存储信息的方法。在写入操作期间，磁隧道结（MTJ）的电压降最小化，以防止损坏阵列的MTJ。在写操作期间，所选MTJ，未选MTJ或两者的电压降最小化，减少了MTJ的压力，减少了泄漏电流，降低了功耗并增加了写入裕度。

3. 发明申请

WO2004082140A1 CURRENT MODE LOGIC (CML) CIRCUIT CONCEPT FOR A VARIABLE DELAY ELEMENT 审中-公开
标题翻译：电流模式逻辑（CML）可变延迟元件的电路概念
公开(公告)号：WO2004082140A1
公开(公告)日：2004-09-23
申请号：PCT/EP2004/002133
申请日：2004-03-03
申请人： INFINEON TECHNOLOGIES AG , LAMMERS, Stefan , VIEHMANN, Hans-Heinrich
发明人： LAMMERS, Stefan , VIEHMANN, Hans-Heinrich
IPC分类号： H03K5/13
CPC分类号： H03K5/133 , H03K2005/00026 , H03K2005/00156 , H03K2005/00208
摘要： An apparatus for a current mode logic variable delay element. A preferred embodiment comprises an input signal that is provided to a multiplexer (for example, multiplexer 210) in both buffered (via a buffer (for example, buffer 205)) and unbuffered form. A control signal of the multiplexer may be used to select from either the buffered or unbuffered input signals. By using a control signal at an intermediate value (somewhere in between values that selects the buffered or unbuffered input signals), the multiplexer may then combine the buffered and unbuffered input signals in proportion with the value of the control signal and imparts a delay upon the input signal that may be in between the delay imparted by the buffer.
摘要翻译：一种用于电流模式逻辑可变延迟元件的装置。优选实施例包括提供给缓冲（经由缓冲器（例如，缓冲器205））和非缓冲形式的多路复用器（例如，多路复用器210）的输入信号。可以使用多路复用器的控制信号来从缓冲的或非缓冲的输入信号中进行选择。通过使用中间值（选择缓冲或非缓冲输入信号的值之间的某处）的控制信号，多路复用器然后可以将缓冲和非缓冲的输入信号与控制信号的值成比例地组合，并且在可能在由缓冲器赋予的延迟之间的输入信号。

4. 发明申请

WO2006027373A1 CURRENT SENSE AMPLIFIER 审中-公开
标题翻译：电流检测放大器
公开(公告)号：WO2006027373A1
公开(公告)日：2006-03-16
申请号：PCT/EP2005/054430
申请日：2005-09-07
申请人： INFINEON TECHNOLOGIES AG , GOGL, Dietmar , VIEHMANN, Hans-Heinrich
发明人： GOGL, Dietmar , VIEHMANN, Hans-Heinrich
IPC分类号： G11C7/06 , G11C11/16
CPC分类号： G11C7/04 , G11C7/02 , G11C7/062 , G11C7/067 , G11C11/16 , G11C2207/063
摘要： A high-speed current sense amplifier has complementary reference cells and load devices that eliminate capacitive mismatch contributions. The current sense amplifier includes a voltage comparator, a first clamping device coupled between a first input of the voltage comparator and a first input signal node. The first clamping device is coupled to a reference voltage. A second clamping device is coupled between the second input of the voltage comparator and a second input signal node. The second clamping device is also coupled to the reference voltage. A current mirror is coupled between the first and second input of the voltage comparator and is coupled to an active capacitance balancing circuit. The active capacitance balancing circuit may be combined with the voltage comparator. Equalization devices may be coupled between the first and second inputs of the voltage comparator, and between the first input signal node and the second input signal node.
摘要翻译：高速电流检测放大器具有补充参考电池和负载装置，可消除电容失配的贡献。电流检测放大器包括电压比较器，耦合在电压比较器的第一输入端和第一输入信号节点之间的第一钳位装置。第一夹紧装置耦合到参考电压。第二钳位装置耦合在电压比较器的第二输入端和第二输入信号节点之间。第二钳位装置也耦合到参考电压。电流镜耦合在电压比较器的第一和第二输入端之间并耦合到有源电容平衡电路。有源电容平衡电路可以与电压比较器组合。均衡装置可以耦合在电压比较器的第一和第二输入之间，以及第一输入信号节点和第二输入信号节点之间。

5. 发明申请

WO2002073618A2 LESEVERSTÄRKERANORDNUNG FÜR EINE HALBLEITERSPEICHEREINRICHTUNG 审中-公开
标题翻译：检测放大器安排半导体存储器件
公开(公告)号：WO2002073618A2
公开(公告)日：2002-09-19
申请号：PCT/DE2002/000897
申请日：2002-03-13
申请人： INFINEON TECHNOLOGIES AG , GOGL, Dietmar , VIEHMANN, Hans-Heinrich
发明人： GOGL, Dietmar , VIEHMANN, Hans-Heinrich
IPC分类号： G11C7/06
CPC分类号： G11C7/067 , G11C7/062 , G11C2207/063
摘要： Bei einer Leseverstärkeranordnung (10) für eine Halbleiterspeichereinrichtung (1) ist eine Kompensationsstromquelleneinrichtung (30) vorgesehen, durch welche ein Kompensationsstrom (Icomp) generierbar und einer verbundenen Bitleitung (4) zuführbar ist, wobei der Kompensationsstrom (Icomp) so gewählt ist, dass bei einem Lesevorgang in Zusammenwirken mt einer vorgesehenen Kompensationsspannungsquelleneinrichtung (20) auf der ausgewählten und verbundenen Bitleitungseinrichtung (4) eine im Wesentlichen zeitlich konstante Potenzialdifferenz generierbar und/oder aufrechthaltbar ist.
摘要翻译：在读出放大器装置（10），用于半导体存储器设备（1）是一个补偿电流源装置（30）设置，通过它可产生一个补偿电流（ICOMP），并且可以提供相关联的位线（4），所述补偿电流（ICOMP）被选择，使得当是（4）具有可以产生预期的补偿电压源装置（20）到所选择的和连接的位线大致时间上恒定的电势差和/或维持耐久性合作公吨读取操作。

6. 发明申请

WO2003067603A1 MAGNETORESISTIVE RANDOM ACCESS MEMORY (MRAM) CROSS-POINT ARRAY WITH REDUCED PARASITIC EFFECTS 审中-公开
标题翻译：磁阻随机存取存储器（MRAM）具有降低PARASITIC效应的交叉点阵列
公开(公告)号：WO2003067603A1
公开(公告)日：2003-08-14
申请号：PCT/EP2003/000805
申请日：2003-01-27
申请人： INFINEON TECHNOLOGIES AG
发明人： GOGL, Dietmar , VIEHMANN, Hans-Heinrich
IPC分类号： G11C11/16
CPC分类号： G11C11/15
摘要： An architecture for a magnetoresistive random access memory (MRAM) storage cell 300 with reduced parasitic effects is presented. Tow additional runs of metal laid in parallel to both the wordline 310 and the bitline 320 of the MRAM device, respectively, to provide a write wordline 345 and a write bitline 355 are separated from the wordline and the bitline by a dielectric layer 340 and 350 respectively and which provides electrical isolation of the write currents from a magnetic stacks. The electrical isolation of the write wordline 345 and write bitlines 355 reduces the parasitic capacitance, inductance, and resistance seen by the wordline and bitlines during the write operation. The wordline 310 and bitlines 320 remain as in a standard MRAM cross-point array architecture and are dedicated for reading the contents of the MRAM storage cell.
摘要翻译：提出了具有减小的寄生效应的磁阻随机存取存储器（MRAM）存储单元300的架构。分别与MRAM器件的字线310和位线320并行布置的附加金属线以提供写字线345和写位线355通过介电层340和350与字线和位线分离并分别提供来自磁性堆栈的写入电流的电隔离。写字线345和写位线355的电隔离减少了在写操作期间由字线和位线看到的寄生电容，电感和电阻。字线310和位线320保持在标准MRAM交叉点阵列架构中，并且专用于读取MRAM存储单元的内容。

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