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31. 发明申请

WO2012148707A3 SYSTEMS AND METHODS FOR DETECTING AND MITIGATING PROGRAMMABLE LOGIC DEVICE TAMPERING 审中-公开
标题翻译：用于检测和消除可编程逻辑器件篡改的系统和方法
公开(公告)号：WO2012148707A3
公开(公告)日：2012-12-27
申请号：PCT/US2012033481
申请日：2012-04-13
申请人： ALTERA CORP , PEDERSEN BRUCE B
发明人： PEDERSEN BRUCE B
IPC分类号： H03K19/007 , G11C7/24
CPC分类号： G06F21/86 , G06F21/76 , H03K19/17768
摘要： Systems and methods are disclosed for preventing tampering of a programmable integrated circuit device. Generally, programmable devices, such as FPGAs, have two stages of operation; a configuration stage and a user mode stage. To prevent tampering and/or reverse engineering of a programmable device, various anti-tampering techniques may be employed during either stage of operation to disable the device and/or erase sensitive information stored on the device once tampering is suspected. One type of tampering involves bombarding the device with a number of false configuration attempts in order to decipher encrypted data. By utilizing a dirty bit and a sticky error counter, the device can keep track of the number of failed configuration attempts that have occurred and initiate anti-tampering operations when tampering is suspected while the device is still in the configuration stage of operation.
摘要翻译：公开了用于防止可编程集成电路器件的篡改的系统和方法。通常，可编程器件（如FPGA）具有两个操作阶段; 配置阶段和用户模式阶段。为了防止可编程设备的篡改和/或反向工程，可以在任何操作阶段中采用各种防篡改技术，以在怀疑篡改之后禁用设备和/或擦除存储在设备上的敏感信息。一种类型的篡改涉及用许多虚假配置尝试来轰炸设备以便解密加密的数据。通过使用脏位和粘性错误计数器，设备可以跟踪发生的失败配置尝试次数，并在设备处于配置阶段怀疑篡改时启动防篡改操作。

32. 发明申请

WO2005114668A3 SYSTEMS AND METHODS FOR WRITE PROTECTION OF NON-VOLATILE MEMORY DEVICES 审中-公开
标题翻译：用于非易失性存储器件的写保护的系统和方法
公开(公告)号：WO2005114668A3
公开(公告)日：2006-09-14
申请号：PCT/US2005017407
申请日：2005-05-18
申请人： L 3 INTEGRATED SYSTEMS CO , NEWELL RUSSELL D
发明人： NEWELL RUSSELL D
IPC分类号： G11C16/04 , G06F21/00 , G11C7/00 , G11C7/24 , G11C16/22 , H03K19/177
CPC分类号： G06F12/1433 , G06F21/79 , G11C7/24 , G11C16/22 , H03K19/1776 , H03K19/17768
摘要： A write protection mechanism may be implemented that is external to a non-volatile memory device (210) and/or that is external to controller/s (220, 230) that interface with the non-volatile memory device (210), thus providing increased security over unauthorized and/or undesirable write cycles to the memory device (210). Write protection security may be further enhanced by providing a write protection control signal (272) that is external to the non-volatile memory and attached memory controller/s (220, 230), thus preventing accidental or intentional override.
摘要翻译：可以实现在非易失性存储器设备（210）外部和/或与非易失性存储器设备（210）接口的控制器（220,230）外部的写保护机制，从而提供增加了对存储设备（210）的未授权和/或不期望的写入周期的安全性。通过提供非易失性存储器和附加的存储器控制器（220,230）外部的写保护控制信号（272），可以进一步增强写保护安全性，从而防止意外或有意的覆盖。

33. 发明申请

WO00049717A3 METHOD AND APPARATUS FOR PROTECTING PROPRIETARY CONFIGURATION DATA FOR PROGRAMMABLE LOGIC DEVICES 审中-公开
标题翻译：用于保护可编程逻辑器件专有配置数据的方法和装置
公开(公告)号：WO00049717A3
公开(公告)日：2000-11-02
申请号：PCT/US2000/001398
申请日：2000-01-19
IPC分类号： H04L9/00 , H04L9/32 , H03K19/177
CPC分类号： H03K19/17768 , G06F21/76 , H04L9/0625 , H04L9/0643 , H04L9/3236 , H04L2209/12
摘要： Described are a method of programming a programmable logic device using encrypted configuration data and a programmable logic device (PLD) adapted to use such encrypted data. A PLD (300) is adapted to include a decryptor (350) having access to a non-volatile memory element (335) programmed with a secret decryption key (345). Some or all of the decryptor (350) can be instantiated in configurable logic on the FPGA (300). Encrypted configuration data (357) representing some desired circuit functionality is presented to the decryptor (350). The decryptor (350) then decrypts the configuration data (357), using the secret decryption key (345), and configures the FPGA (300) with the decrypted configuration data. Some embodiments include authentication circuitry that performs a hash function on the configuration data (352) used to instantiate the decryptor (350) on the PLD (300). The result (322) of the hash function is compared to a proprietary hash key (342) programmed into the PLD (300). Only those configuration data (352) that produce the desired hash result (322) will instantiate decryptors (350) that have access to the decryption key (345).
摘要翻译：描述了使用加密配置数据编程可编程逻辑器件的方法和适于使用这种加密数据的可编程逻辑器件（PLD）。 PLD（300）适于包括具有访问用秘密解密密钥（345）编程的非易失性存储元件（335）的解密器（350）。解码器（350）中的一些或全部可以在FPGA（300）上的可配置逻辑中实例化。表示一些期望的电路功能的加密配置数据（357）被呈现给解密器（350）。解密器（350）然后使用秘密解密密钥（345）解密配置数据（357），并用解密的配置数据配置FPGA（300）。一些实施例包括对用于在PLD（300）上实例化解密器（350）的配置数据（352）执行散列函数的认证电路。将散列函数的结果（322）与编程到PLD（300）中的专有散列密钥（342）进行比较。只有产生期望的散列结果（322）的那些配置数据（352）将实例化具有访问解密密钥（345）的解密器（350）。

34. 发明申请

WO98038741A1 ENHANCED FIELD PROGRAMMABLE GATE ARRAY 审中-公开
标题翻译：增强现场可编程门阵列
公开(公告)号：WO98038741A1
公开(公告)日：1998-09-03
申请号：PCT/US1998/002280
申请日：1998-02-03
IPC分类号： H03K19/173 , H03K19/177
CPC分类号： H03K19/17768 , H03K19/1736 , H03K19/17704 , H03K19/17732 , H03K19/17736 , H03K19/17744 , H03K19/17796
摘要： An enhanced performance field programmable gate array integrated circuit comprises a field programmable gate array and other functional circuitry such as a mask-programmable gate array in the same integrated circuit. A circuit interface provides communication between the field programmable gate array, the mask-programmable gate array and the integrated circuit I/O.
摘要翻译：增强的性能现场可编程门阵列集成电路包括现场可编程门阵列和其它功能电路，例如同一集成电路中的掩模可编程门阵列。电路接口提供现场可编程门阵列，掩模可编程门阵列和集成电路I / O之间的通信。

35. 发明申请

WO1988000372A1 ONE-TIME PROGRAMMABLE DATA SECURITY SYSTEM FOR PROGRAMMABLE LOGIC DEVICE 审中-公开
标题翻译：用于可编程逻辑器件的一次可编程数据安全系统
公开(公告)号：WO1988000372A1
公开(公告)日：1988-01-14
申请号：PCT/US1987001529
申请日：1987-06-26
申请人： LATTICE SEMICONDUCTOR CORPORATION
发明人： LATTICE SEMICONDUCTOR CORPORATION , TURNER, John, E.
IPC分类号： G06F07/38
CPC分类号： H03K19/17704 , G11C7/24 , G11C16/22 , G11C17/18 , H03K19/17708 , H03K19/17768
摘要： A data security fuse system (35) for allowing one-time programmability of protected data cells in a reprogrammable logic device (10), which may determine, for example, the logic architecture of the device. The system includes a fuse enable circuit (100) which may be erased to the disabled state only prior to packaging of the device during manufacture. The protected data cells may be selected for programming by a decoder (30) which decodes cell selection signals. A security fuse circuit (300) is enabled by a fuse enable signal (SFE) from the activated fuse enable circuit. The security fuse circuit (300) allows the protected cells to be selected once for programming after the system has been activated, and thereafter defeats any attempts to access the protected data cells.
摘要翻译：一种数据安全保险丝系统（35），用于允许可再编程逻辑器件（10）中受保护数据单元的一次可编程性，其可以确定例如该器件的逻辑架构。该系统包括保险丝启动电路（100），其仅在制造期间在器件封装之前被擦除到禁用状态。受保护的数据单元可以被解码器（30）选择用于对解码单元选择信号进行编程。安全保险丝电路（300）由来自激活的保险丝使能电路的保险丝使能信号（SFE）使能。安全保险丝电路（300）允许在系统被激活之后，保护的单元被选择一次用于编程，并且此后，不利于访问受保护的数据单元的任何尝试。

36. 发明申请

WO2016023650A1 PROGRAMMIERBARES LOGIKBAUELEMENT, SCHLÜSSELBILDUNGSSCHALTUNG UND VERFAHREN ZUR BEREITSTELLUNG EINER SICHERHEITSINFORMATION 审中-公开
标题翻译：可编程逻辑器件，重要的教育电路及方法提供一安全信息
公开(公告)号：WO2016023650A1
公开(公告)日：2016-02-18
申请号：PCT/EP2015/060318
申请日：2015-05-11
申请人： SIEMENS AKTIENGESELLSCHAFT
发明人： FALK, Rainer , MERLI, Dominik
IPC分类号： G09C1/10 , H04L9/06 , H04L9/08
CPC分类号： G09C1/10 , H03K19/17768 , H04L9/0662 , H04L9/0861 , H04L2209/12
摘要： Ein programmierbares Logikbauelement (10) das durch einen Bitstrom (13) derart programmiert ist, eine Schlüsselbildungsschaltung (11) aufzuweisen. Die Schlüsselbildungsschaltung (11) ist derart ausgebildet, eine Sicherheitsinformation (K), welche sich auf einen kryptographischen Schlüssel bezieht, zur Laufzeit zu erzeugen, welche einer kryptographischen Einheit (12) als Eingabeparameter bereitstellbar ist.
摘要翻译：一种可编程逻辑器件（10）由一个比特流（13）被编程为具有密钥生成电路（11）。密钥生成电路（11）被形成为使得安全信息（K），其涉及的加密密钥，以生成运行时，这是一个加密单元（12）可提供的作为输入参数。

37. 发明申请

WO2014112999A1 GROUPING OF PHYSICALLY UNCLONABLE FUNCTIONS 审中-公开
标题翻译：物理不可分割函数的分组
公开(公告)号：WO2014112999A1
公开(公告)日：2014-07-24
申请号：PCT/US2013/021765
申请日：2013-01-16
申请人： INTEL CORPORATION , LI, Jiangtao , KOEBERL, Patrick , MATHEW, Sanu K. , WU, Wei
发明人： LI, Jiangtao , KOEBERL, Patrick , MATHEW, Sanu K. , WU, Wei
IPC分类号： G06F17/00 , G06F9/06 , G06F13/14
CPC分类号： H03K19/17768 , G06F21/72 , H04L9/3247 , H04L9/3278
摘要： A physically unclonable function (PUF) includes a plurality of PUF elements to generate an N-bit PUF signature. For each bit in the N-bit PUF signature, a PUF group of K number of individual PUF elements indicating a single-bit PUF value is used to generate a group bit. The group bits are more repeatable than the individual PUF elements. The value K may be selected such that (K+1)/2 is an odd number.
摘要翻译：物理上不可克隆的功能（PUF）包括多个PUF元件以产生N位PUF签名。对于N位PUF签名中的每个比特，使用指示单位PUF值的K个个体PUF元素的PUF组来生成组比特。组位比PUF单个元件更可重复。可以选择值K使得（K + 1）/ 2是奇数。

38. 发明申请

WO2012134239A2 디지털 값 생성 장치 및 방법 审中-公开
标题翻译：用于产生数字值的装置和方法
公开(公告)号：WO2012134239A2
公开(公告)日：2012-10-04
申请号：PCT/KR2012/002417
申请日：2012-03-30
申请人： 한양대학교 산학협력단 , 김태욱 , 김동규 , 최병덕
发明人： 김태욱 , 김동규 , 최병덕
IPC分类号： G06K19/073
CPC分类号： H04L9/3278 , G06F7/58 , G06F7/588 , G09C1/00 , H01H85/0241 , H03K19/17768 , H04L9/0866 , H04L9/0869
摘要： 무작위의 디지털 값을 생성하고, 상기 생성된 디지털 값의 시불변성을 보장하는 디지털 값 생성 장치가 제공된다. 디지털 값 생성 장치의 디지털 값 생성부는 반도체의 공정 편차를 이용하여 무작위의 디지털 값을 생성할 수 있다. 그리고, 상기 디지털 값 생성부에 연결되는 디지털 값 동결부는 상기 생성된 디지털 값에 대응하여 제1 상태 또는 제2 상태 중 어느 한 상태로 고정되어 상기 디지털 값을 동결할 수 있다.
摘要翻译：提供了一种用于产生数字值的装置，其中生成随机数字值并保证数字值的时不变性。数字值产生装置的数字值生成单元可以通过使用半导体中的处理变化来生成随机数字值。连接到数字值生成单元的数字值冷冻单元可以固定在与生成的数字值相对应的第一状态或第二状态中，以冻结数字值。

39. 发明申请

WO2011047035A2 HIGH UTILIZATION UNIVERSAL LOGIC ARRAY WITH VARIABLE CIRCUIT TOPOLOGY AND LOGISTIC MAP CIRCUIT TO REALIZE A VARIETY OF LOGIC GATES WITH CONSTANT POWER SIGNATURES 审中-公开
标题翻译：具有可变电路拓扑和逻辑映射电路的高利用率通用逻辑阵列实现具有恒定功率签名的多种逻辑门
公开(公告)号：WO2011047035A2
公开(公告)日：2011-04-21
申请号：PCT/US2010052489
申请日：2010-10-13
申请人： CHAOLOGIX INC , MYERS BRENT A , FOX JAMES G
发明人： MYERS BRENT A , FOX JAMES G
IPC分类号： H03K19/173 , H03K19/00
CPC分类号： H03K19/17768 , G06F21/755 , H01L2924/0002 , H03K19/0013 , H03K19/0944 , H03K19/17704 , H03K19/17728 , H03K19/20 , H04L9/001 , H04L9/003 , H04L2209/046 , H04L2209/12 , H01L2924/00
摘要： Disclosed is a novel circuit able to generate any logic combination possible as a function of the input logic signals. The circuit is described as a 2 input logistic map circuit but may be expanded to 3 or more inputs as required. Further disclosed is a universal logic array with variable circuit topology. A metallization layer and/or a via interconnection between cells in the array elements produce a circuit topology that implements a Boolean function and/or chaotic function and/or a logic function. The novel circuit provides a circuit topology for secure applications with no obvious physical correspondence between control signal values and input to output mapping. Further disclosed is a network which has a power signature independent of input signal state and output transition. This provides a very useful circuit to protect data from decryption from power signature analysis in secure applications.
摘要翻译：公开了一种能够根据输入逻辑信号产生可能的任何逻辑组合的新颖电路。该电路被描述为2输入逻辑映射电路，但可根据需要扩展到3个或更多输入。还公开了具有可变电路拓扑结构的通用逻辑阵列。阵列元件中的单元之间的金属化层和/或通孔互连产生实现布尔函数和/或混沌功能和/或逻辑功能的电路布局。该新型电路为安全应用提供电路拓扑结构，控制信号值与输入到输出映射之间没有明显的物理对应关系。还公开了一种具有与输入信号状态和输出转换无关的功率特征的网络。这提供了一个非常有用的电路来保护数据免受安全应用程序中的功率签名分析的解密。

40. 发明申请

WO2010038293A1 半導体装置、情報処理装置及び半導体装置の構築方法审中-公开
标题翻译：半导体器件，信息处理器和半导体器件配置方法
公开(公告)号：WO2010038293A1
公开(公告)日：2010-04-08
申请号：PCT/JP2008/067844
申请日：2008-10-01
申请人：富士通株式会社 , 早坂和美
发明人：早坂和美
IPC分类号： H03K19/173
CPC分类号： H03K19/17772 , H03K19/17768
摘要：　半導体装置の周辺回路や処理装置全体をリセット状態にすることなく、内部の回路を再構築するため、半導体装置２０において、プログラムに応じた回路をそれぞれ構築する複数の回路構築部２１，２２と、各回路構築部２１，２２ごとに、回路再構築の実行および不実行のいずれかを指定する指定部２３２と、プログラムの集合を外部１７３から取得して回路構築部２１，２２に供給するプログラム供給部２３３と、指定部によって回路再構築の実行が指定された回路構築部がプログラムに応じた回路を構築している期間、この回路構築部から出力される信号を固定する信号固定部２１４，２４とを備える。
摘要翻译：为了重新配置内部电路而不使半导体器件的外围电路和整个处理器进入复位状态，半导体器件（20）具有多个电路配置部分（21,22），其分别构成对应于程序，指定是否执行由电路重构部分（21,22）中的每一个重新配置电路的指定部分（232），从外部获取程序集的程序提供部分（233） 173），并将其提供给电路配置部分（21,22），以及信号固定部分（214,24），其在电路配置部分执行重新配置的电路配置部分的周期内固定从电路配置部分输出的信号由指定部指定电路，构成与程序对应的电路。

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