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31. 发明申请

WO2008151100A1 MEMORY DEVICE WITH DELAY TRACKING FOR IMPROVED TIMING MARGIN 审中-公开
标题翻译：具有延迟跟踪的存储器件，用于改进时序标记
公开(公告)号：WO2008151100A1
公开(公告)日：2008-12-11
申请号：PCT/US2008/065450
申请日：2008-05-31
申请人： QUALCOMM Incorporated , CHEN, Zhiqin , JUNG, Chang, Ho
发明人： CHEN, Zhiqin , JUNG, Chang, Ho
IPC分类号： G11C7/22 , G11C11/419
CPC分类号： G11C7/22 , G11C7/227 , G11C11/419
摘要： A memory device that can provide good timing margins for read and write operations is described. In one design, the memory device includes a memory array, a timing control circuit, and an address decoder. The memory array includes memory cells for storing data and dummy cells to mimic the memory cells. The timing control circuit generates at least one control signal used for writing data to the memory cells and having timing determined based on the dummy cells. The timing control circuit may generate a pulse on an internal clock signal with a driver having configurable drive strength and a programmable delay unit. The pulse duration may be set to obtain the desired write timing margin. The address decoder activates word lines for rows of memory cells for a sufficiently long duration, based on the internal clock signal, to ensure reliable writing of data to the memory cells.
摘要翻译：描述了可以为读取和写入操作提供良好的定时裕度的存储器件。在一种设计中，存储器件包括存储器阵列，定时控制电路和地址解码器。存储器阵列包括用于存储数据的存储单元和用于模拟存储单元的虚拟单元。定时控制电路产生用于向存储器单元写入数据的至少一个控制信号，并且基于虚设单元确定定时。定时控制电路可以利用具有可配置驱动强度的驱动器和可编程延迟单元在内部时钟信号上产生脉冲。可以设置脉冲持续时间以获得期望的写入定时裕度。地址解码器基于内部时钟信号激活存储器单元行的足够长的持续时间的字线，以确保将数据可靠地写入存储器单元。

32. 发明申请

WO2008142732A1 半導体メモリ审中-公开
标题翻译：半导体存储器
公开(公告)号：WO2008142732A1
公开(公告)日：2008-11-27
申请号：PCT/JP2007/000533
申请日：2007-05-18
申请人：富士通マイクロエレクトロニクス株式会社 , 森田敬三 , 中林謙一
发明人：森田敬三 , 中林謙一
IPC分类号： G11C11/22 , G11C11/4099
CPC分类号： G11C11/22 , G11C7/08 , G11C7/222 , G11C7/227
摘要：　電圧検出回路は、一対のビット線の一方に読み出される電荷量が所定量に到達したときに、検出信号を出力する。タイミング生成回路のマスク回路は、センスアンプ活性化信号の出力を検出信号が出力されるまでマスクする。センスアンプは、センスアンプ活性化信号に同期してメモリセルからビット線に読み出されるデータの論理を判定する。センスアンプの動作は、所定量の電荷がメモリセルからビット線に読み出された後、すなわち、検出信号の出力後に開始される。このため、半導体メモリの製造条件の変動により、タイミング信号の出力タイミングが早くなった場合にも、メモリセルから読み出されるデータをセンスアンプに正しくラッチできる。この結果、半導体メモリの誤動作を防止できる。
摘要翻译：当一对位线之一读取的电荷量达到规定量时，电压检测电路输出检测信号。定时产生电路的屏蔽电路屏蔽感测放大器激活信号的输出，直到输出检测信号。读出放大器通过与读出放大器激活信号同步来判断从存储器单元读取到位线的数据的逻辑。读出放大器的动作在从位于存储单元的位线读出规定量的电荷之后即输出检测信号之后开始。因此，即使由于半导体存储器的制造条件的波动，定时信号的输出定时变得快，从存储单元读出的数据也可以由读出放大器正确锁存。结果，可以防止半导体存储器的故障。

33. 发明申请

WO2007143458A2 METHOD AND APPARATUS FOR A DUMMY SRAM CELL 审中-公开
标题翻译：一种DUMMY SRAM单元的方法和装置
公开(公告)号：WO2007143458A2
公开(公告)日：2007-12-13
申请号：PCT/US2007069906
申请日：2007-05-29
申请人： QUALCOMM INC , NGUYEN LAM VAN , NGUYEN QUAN
发明人： NGUYEN LAM VAN , NGUYEN QUAN
CPC分类号： G11C7/14 , G11C7/12 , G11C7/227 , G11C11/412 , G11C11/419
摘要： A dummy SRAM cell for use in a dummy bit line circuit uses the same transistors as used in a standard SRAM cell, which includes first and second subsets of transistors configured as first and second bit line output circuits. The dummy SRAM cell includes the same first and second subsets of transistors, with the first transistors configured as a dummy bit line output circuit having substantially the same electrical characteristics as the first bit line output circuit of the standard SRAM cell. Further, the second transistors, which are not otherwise needed for the dummy SRAM cell function, are reconfigured as a voltage tie circuit for the dummy bit line output. Using the second transistors for this purpose obviates the need to add additional transistors to form a voltage tie circuit for configuring the dummy bit line output circuit as a load or driver for the dummy bit line.
摘要翻译：用于虚拟位线电路的虚拟SRAM单元使用与标准SRAM单元中使用的晶体管相同的晶体管，其包括配置为第一和第二位线输出电路的晶体管的第一和第二子集。虚拟SRAM单元包括相同的第一和第二晶体管子集，其中第一晶体管配置为具有与标准SRAM单元的第一位线输出电路基本相同的电特性的虚拟位线输出电路。此外，虚拟SRAM单元功能不另外需要的第二晶体管被重新配置为虚拟位线输出的电压连接电路。为此，使用第二晶体管避免了添加额外的晶体管以形成用于将虚拟位线输出电路配置为虚拟位线的负载或驱动器的电压连接电路的需要。

34. 发明申请

WO2007044817A1 DETERMINING OPTIMAL TIME INSTANCES TO SENSE THE OUTPUT OF A MEMORY ARRAY 审中-公开
标题翻译：确定最佳时间实时感知存储器阵列的输出
公开(公告)号：WO2007044817A1
公开(公告)日：2007-04-19
申请号：PCT/US2006/039758
申请日：2006-10-11
申请人： TEXAS INSTRUMENTS INCORPORATED , MUTHALIF, Abdul , KULIYAMPATTIL, Nisha, Padattil , RENGARAJAN, Krishnan
发明人： MUTHALIF, Abdul , KULIYAMPATTIL, Nisha, Padattil , RENGARAJAN, Krishnan
IPC分类号： G11C7/00 , G11C7/02
CPC分类号： G11C11/4076 , G11C7/08 , G11C7/227 , G11C11/419
摘要： A tracking circuit in a memory unit which generates sense enable signals at optimal time instances. The tracking circuit includes a scalable driver block containing a number of dummy cells (220, 230, 240), each having a drive strength identical to the drive strength of a cell in a memory array (120). The dummy cells are turned on and drive a column as would the memory cells in the memory array. As a result, the scalable driver block approximates the delay caused by (a number of rows in) a column at least when the number of rows is large. An inverse control logic emulates the delay in case of a smaller number of rows, and one of the inverse control logic and the scalable driver blocks provides a pulse, which is used to trigger a sense operation.
摘要翻译：存储器单元中的跟踪电路，其在最佳时间实例产生感测使能信号。跟踪电路包括可扩展驱动器块，其包含多个虚拟单元（220,230,240），每个虚拟单元具有与存储器阵列（120）中的单元的驱动强度相同的驱动强度。虚拟单元被打开并且像存储器阵列中的存储器单元一样驱动列。因此，可扩展驱动程序块近似于至少当行数较大时由列（行数）引起的延迟。逆控制逻辑在较少数量的行的情况下模拟延迟，并且逆控制逻辑和可伸缩驱动器块中的一个提供用于触发感测操作的脉冲。

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