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    • 1. 发明授权
      US6134569A Polyphase interpolator/decimator using continuous-valued, discrete-time signal processing 失效
    • Polyphase interpolator/decimator using continuous-valued, discrete-time signal processing
    • 使用连续值离散时间信号处理的多相内插器/抽取器
    • US6134569A
    • 2000-10-17
    • US789952
    • 1997-01-30
    • Alan D. Kot
    • Alan D. Kot
    • H03H15/00 , H03H17/02 , H03H17/06 , G06J1/00 , G06F17/10 , G06F17/17 , G06G7/22
    • H03H17/0291
    • A signal processor which can be configured to perform interpolation or decimation of an analog input signal, using a combination of continuous-valued discrete-time sampling together with digital filter coefficients. In its preferred embodiment, the signal processor includes a signal sampling circuit configured to produce a continuous-valued discrete-time sequence of the most recent N input samples, with the sequence being stored in a circular buffer arrangement of sample-and-hold circuits. Further, in its preferred embodiment, the signal processor includes a filter coefficient shift-register that stores digital filter coefficients, with the shift register contents being cyclically shifted to maintain the correct time correspondence with the input samples held in the circular buffer of input samples. Further, in its preferred embodiment, connections from the digital filter coefficient shift-register are made to a set of analog-digital multipliers such that polyphase filter coefficients can be extracted from the shift register. The analog-digital multipliers can be of a type that operate as digitally programmable amplifiers, or equivalently, that operate as multiplying digital-to-analog converters. For implementing interpolation by a factor of L (or decimation by a factor of M) the output rate is L times (or 1/M times) the input rate sample, there are L (or M) polyphase filters, the number of polyphase filter outputs that are summed is set to one (or M), and the number of multipliers is equal to N (or N/M). As well, for decimation, an input-phase-selection circuit is employed to provide M polyphase subsequences from the circular buffer of input samples.
    • 信号处理器，其可以被配置为使用连续值离散时间采样与数字滤波器系数的组合来执行模拟输入信号的内插或抽取。 在其优选实施例中，信号处理器包括被配置为产生最近N个输入样本的连续值离散时间序列的信号采样电路，其中序列被存储在采样和保持电路的循环缓冲器中。 此外，在其优选实施例中，信号处理器包括存储数字滤波器系数的滤波器系数移位寄存器，其中移位寄存器内容被循环移位，以保持与保持在输入样本的循环缓冲器中的输入样本的正确时间对应。 此外，在其优选实施例中，将数字滤波器系数移位寄存器的连接设置为一组模数乘法器，使得可以从移位寄存器提取多相滤波器系数。 模拟数字乘法器可以是作为数字可编程放大器操作的类型，或等效地用作乘法数模转换器。 为了以L因子（或抽取M因子）来实现插值，输出速率是输入速率采样的L倍（或1 / M倍），有L（或M）个多相滤波器，多相滤波器的数量 被相加的输出被设置为一个（或M），乘法器的数量等于N（或N / M）。 同样，对于抽取，采用输入相位选择电路来从输入样本的循环缓冲器提供M个多相子序列。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 6. 发明授权
      US06438366B1 Method and circuit for sampling a signal at high sampling frequency 有权
    • Method and circuit for sampling a signal at high sampling frequency
    • 采样频率高的信号采样方法和电路
    • US06438366B1
    • 2002-08-20
    • US09316357
    • 1999-05-21
    • Saska Lindfors , Aarno Pärssinen , Kari Halonen
    • Saska Lindfors , Aarno Pärssinen , Kari Halonen
    • H03H1702
    • H03H19/004 , H03H17/0291
    • Electrical circuit (300, 500, 800, 900) has an input (301, 501, 801, 802, 901, 902) and an output (311, 502, OUT, I-OUT, Q-OUT). The circuit samples an input signal coupled to the input having a certain input frequency and converts the input signal into a certain output frequency at the output, the output frequency being lower than the input frequency. It comprises a first sampler circuit (302, 510, 803, 910) coupled to the input, a second sampler circuit (303, 520, 804, 920) coupled to the input, a buffering component (309, 509, 809, 903, 904) coupled to the output and buffer switching means (305-307, 514, 515, 811-818, 914, 915, 924, 925, 934, 935, 944, 945, 954, 955, 964, 965, 974, 975, 984, 985). The buffer switching means are arranged to respond to a buffering command (fs/N, A, B) by coupling said first sampler circuit and said second sampler circuit to said buffering component.
    • 电路（300,500,800,900）具有输入（301,501,801,802,901,902）和输出（311,502，OUT，I-OUT，Q-OUT）。 电路对耦合到具有一定输入频率的输入的输入信号进行采样，并将输入信号转换成输出端的某一输出频率，输出频率低于输入频率。 它包括耦合到输入的第一采样器电路（302,510,803,910），耦合到输入的第二采样器电路（303,520,804,920），缓冲部件（309,509,809,903,904） ）耦合到输出和缓冲器切换装置（305-307,514,515,811-818,914,915,924,925,934,935,944,945,954,955,964,965,974,975,984,984 缓冲器切换装置被布置成通过将所述第一采样器电路和所述第二采样器电路耦合到所述缓冲部件来响应缓冲命令（fs / N，A，B）。
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