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    • 1. 发明授权
      US07782688B2 Semiconductor memory device and test method thereof 有权
    • Semiconductor memory device and test method thereof
    • 半导体存储器件及其测试方法
    • US07782688B2
    • 2010-08-24
    • US12004715
    • 2007-12-21
    • Yong-Jun Kim , Woo-Seop Jeong , Kyu-Chan Lee
    • Yong-Jun Kim , Woo-Seop Jeong , Kyu-Chan Lee
    • G11C7/00
    • G11C29/56 , G01R31/318511 , G11C29/006 , G11C29/1201 , G11C29/48 , G11C2029/5602 , H01L2224/06156
    • Provided are a semiconductor memory device and a test method thereof. The semiconductor memory device includes: a die in which a plurality of internal circuits are integrated; a plurality of first and second channel pads having a first pad size and a first pad pitch, disposed in an alternating manner in a straight line at a center part of the die, and divided into a plurality of parallel rows, wherein the plurality of first and second channel pads are configured to selectively contact test probes in an alternating manner to receive an external wafer test signal and to output a signal generated by the plurality of internal circuits to the exterior. Therefore, it is possible to perform a test using plural channel pads during a wafer test of the semiconductor memory device using a plurality of probes of a probe card without incorrect contacts or non-contact with adjacent pads.
    • 提供半导体存储器件及其测试方法。 半导体存储器件包括：集成有多个内部电路的管芯; 具有第一焊盘尺寸和第一焊盘间距的多个第一和第二通道焊盘，以交替的方式设置在模具的中心部分处的直线上，并且被分成多个平行的行，其中多个第一焊盘 并且第二通道焊盘被配置为以交替方式选择性地接触测试探针以接收外部晶片测试信号并将由多个内部电路产生的信号输出到外部。 因此，可以在半导体存储器件的晶片测试期间使用多个探针卡的探针来进行使用多个通道焊盘的测试，而不会与相邻的焊盘不接触或不接触。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 5. 发明授权
      US6151270A Integrated circuit memory devices having programmable latency periods and methods of operating same 有权
    • Integrated circuit memory devices having programmable latency periods and methods of operating same
    • 具有可编程延迟周期的集成电路存储器件及其操作方法
    • US6151270A
    • 2000-11-21
    • US134586
    • 1998-08-14
    • Woo-Seop Jeong
    • Woo-Seop Jeong
    • G11C11/407 , G11C7/10 , G11C7/22 , G11C11/401 , G11C8/00
    • G11C7/1072 , G11C7/22
    • Integrated circuit memory devices include a column select signal generator which generates a column select signal (CSL) having leading and trailing edges and a preferred timing controller. The timing controller, which is electrically coupled to the column select signal generator and is responsive to at least one latency state signal (e.g., CLy), adjusts the timing of at least one of the leading and trailing edges of the column select signal pulse as a function of the value of the at least one latency state signal. Here, the value of the latency state signal can be adjusted to cause a shift in the timing of the column select signal (CSL) and thereby reduce the likelihood of reading errors. In particular, the timing controller is responsive to a first internal clock signal (e.g., PCLK) and generates first and second control signals as CSLE and CSLD. The column select signal generator is responsive to the first and second control signals. The first control signal is preferably delayed and inverted relative to the first internal clock signal by a first delay and the second control signal is preferably delayed relative to the first internal clock signal by a second delay which is less than the first delay. The timing controller also adjusts the timing of at least one of the leading and trailing edges of the column select signal by adjusting the values of the first and second delays as a function of the value of the at least one latency state signal.
    • 集成电路存储器件包括产生具有前沿和后沿的列选择信号（CSL）的列选择信号发生器和优选的时序控制器。 电气耦合到列选择信号发生器并且响应于至少一个等待时间状态信号（例如，CLy）的定时控制器将列选择信号脉冲的前沿和后沿中的至少一个的定时调整为 是至少一个等待时间状态信号的值的函数。 这里，等待状态信号的值可以被调整以引起列选择信号（CSL）的定时偏移，从而降低读取错误的可能性。 特别地，定时控制器响应于第一内部时钟信号（例如，PCLK），并且产生第一和第二控制信号为+ E，ovs CSLE + EE和CSLD。 列选择信号发生器响应于第一和第二控制信号。 优选地，第一控制信号相对于第一内部时钟信号延迟和反相第一延迟，并且第二控制信号优选地相对于第一内部时钟信号延迟小于第一延迟的第二延迟。 定时控制器还通过调整第一和第二延迟的值作为至少一个等待时间状态信号的值的函数来调整列选择信号的前沿和后沿中的至少一个的定时。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 8. 发明授权
      US5835444A Method for controlling data output buffer for use in operation at high frequency of synchronous memory 失效
    • Method for controlling data output buffer for use in operation at high frequency of synchronous memory
    • 用于控制同步存储器高频操作的数据输出缓冲器的方法
    • US5835444A
    • 1998-11-10
    • US712346
    • 1996-09-11
    • Gyu-Hong Kim , Woo-Seop Jeong
    • Gyu-Hong Kim , Woo-Seop Jeong
    • G11C11/409 , G06F13/00 , G11C7/10 , G11C7/22 , G11C11/407 , G11C7/00
    • G11C7/1051 , G11C7/22
    • Methods and apparatus for controlling output buffer circuitry in a synchronous semiconductor memory device. An internal clock signal is generated and logic provided to provide a control signal that enables that output buffer circuitry for a read operation. An internal clock signal is generated synchronized to the external or system clock signal. An intermediate control signal is triggered by the internal clock signal at a selected number of cycles less than the memory latency period after a read command, and then the control signal for enabling the output buffer is asserted on a subsequent cycle of the internal clock signal, thereby ensuring at least a predetermined minimum time for the output buffer control signal to propagate through the memory device before data is transferred out of the device.
    • 用于控制同步半导体存储器件中的输出缓冲器电路的方法和装置。 产生内部时钟信号，并提供逻辑以提供控制信号，使得该输出缓冲器电路能够进行读取操作。 产生与外部或系统时钟信号同步的内部时钟信号。 中间控制信号由内部时钟信号以小于读取命令之后的存储器等待时间周期的所选择的周期触发，然后在内部时钟信号的后续周期上断言用于使能输出缓冲器的控制信号， 从而在数据被传送出设备之前确保输出缓冲器控制信号至少预定的最小时间传播通过存储器件。
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    • 10. 发明授权
      US07724574B2 Semiconductor memory device and data write and read method thereof 有权
    • Semiconductor memory device and data write and read method thereof
    • 半导体存储器件及其数据写入和读取方法
    • US07724574B2
    • 2010-05-25
    • US11769758
    • 2007-06-28
    • Jin-Kuk Kim , Woo-Seop Jeong
    • Jin-Kuk Kim , Woo-Seop Jeong
    • G11C16/04
    • G11C29/26 , G11C2029/1202 , G11C2029/1802 , G11C2029/2602
    • A semiconductor memory device includes a memory cell array including a plurality of memory banks, an address input portion which receives a row address and a column address through address pins during a normal mode operation and which receives the row address, the column address and write data through the address pins during a test mode operation, an address decoder which accesses one of the plurality of memory banks during the normal mode operation and at least two of the plurality of memory banks during the test mode operation in response to the row address and the column address, a data input portion which inputs write data applied through data pins to the memory cell array during the normal mode operation and which inputs write data output from the address input portion to the memory cell array during the test mode operation, and a data output portion which outputs read data output from the memory cell array to the data pins during the normal mode operation and the test mode operation.
    • 一种半导体存储器件包括：存储单元阵列，包括多个存储体;地址输入部分，其在正常模式操作期间通过地址引脚接收行地址和列地址，并接收行地址，列地址和写入数据 在测试模式操作期间通过地址引脚，响应于行地址和测试模式操作期间在测试模式操作期间访问在正常模式操作期间多个存储体之一中的一个存储器组中的至少两个存储器组的地址译码器 列地址，数据输入部分，其在正常模式操作期间将通过数据引脚施加的写数据输入到存储单元阵列，并且在测试模式操作期间将从地址输入部分输出的写数据输入到存储单元阵列;以及数据 输出部分，其在正常模式操作和测试模式操作期间将从存储单元阵列输出的读取数据输出到数据引脚 离子。
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