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    • 6. 发明授权
      US07454597B2 Computer processing system employing an instruction schedule cache 失效
    • Computer processing system employing an instruction schedule cache
    • 计算机处理系统采用指令调度缓存
    • US07454597B2
    • 2008-11-18
    • US11618948
    • 2007-01-02
    • Krishnan K. Kailas , Ravi Nair , Sumedh W. Sathaye , Wolfram Sauer , John-David Wellman
    • Krishnan K. Kailas , Ravi Nair , Sumedh W. Sathaye , Wolfram Sauer , John-David Wellman
    • G06F9/38
    • G06F9/3836 , G06F9/3808 , G06F9/3838 , G06F9/384 , G06F9/3851 , G06F9/3855 , G06F9/3857
    • A processor core and method of executing instructions, both of which utilizes schedules, are presented. Each of the schedules includes a sequence of instructions, an address of a first of the instructions in the schedule, an order vector of an original order of the instructions in the schedule, a rename map of registers for each register in the schedule, and a list of register names used in the schedule. The schedule exploits instruction-level parallelism in executing out-of-order instructions. The processor core includes a schedule cache that is configured to store schedules, a shared cache configured to store both I-side and D-side cache data, and an execution resource for requesting a schedule to be executed from the schedule cache. The processor core further includes a scheduler disposed between the schedule cache and the cache. The scheduler creating the schedule using branch execution history from a branch history table to create the instructions when the schedule requested by the execution resource is not found in the schedule cache. The processor core executes the instructions according to the schedule being executed. The method includes requesting a schedule from a schedule cache. The method further includes fetching the schedule, when the schedule is found in the schedule cache; and creating the schedule, when the schedule is not found in the schedule cache. The method also includes renaming the registers in the schedule to avoid false dependencies in a processor core, mapping registers to renamed registers in the schedule, and stitching register values in and out of another schedule according to the list of register names and the rename map of registers.
    • 呈现执行指令的处理器核心和方法，两者都利用时间表。 每个时间表包括指令序列，调度表中的第一指令的地址，调度表中的指令的原始顺序的顺序向量，调度表中每个寄存器的寄存器的重命名映射，以及 时间表中使用的寄存器名称列表。 该调度在执行无序指令时利用指令级并行性。 处理器核心包括被配置为存储调度的调度高速缓存，被配置为存储I侧和D侧缓存数据的共享高速缓存以及用于从调度高速缓存请求执行调度的执行资源。 处理器核心还包括设置在调度高速缓存和高速缓存之间的调度器。 调度器使用分支执行历史从分支历史表创建调度，以便在调度高速缓存中找不到由执行资源请求的调度时创建指令。 处理器核心根据执行的进度执行指令。 该方法包括从调度缓存请求调度。 该方法还包括当在调度高速缓存中找到调度时获取调度; 并且在调度缓存中找不到调度时创建调度。 该方法还包括重新命名调度中的寄存器，以避免处理器核心中的错误依赖性，将寄存器映射到调度表中的重命名寄存器，以及根据寄存器名称和重命名映射列表将寄存器值拼接到另一个调度表中。 注册
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 7. 发明申请
      US20080162884A1 COMPUTER PROCESSING SYSTEM EMPLOYING AN INSTRUCTION SCHEDULE CACHE 失效
    • COMPUTER PROCESSING SYSTEM EMPLOYING AN INSTRUCTION SCHEDULE CACHE
    • 使用指令列表缓存的计算机处理系统
    • US20080162884A1
    • 2008-07-03
    • US11618948
    • 2007-01-02
    • Krishnan K. Kailas , Ravi Nair , Sumedh W. Sathaye , Wolfram Sauer , John-David Wellman
    • Krishnan K. Kailas , Ravi Nair , Sumedh W. Sathaye , Wolfram Sauer , John-David Wellman
    • G06F9/312
    • G06F9/3836 , G06F9/3808 , G06F9/3838 , G06F9/384 , G06F9/3851 , G06F9/3855 , G06F9/3857
    • A processor core and method of executing instructions, both of which utilizes schedules, are presented. Each of the schedules includes a sequence of instructions, an address of a first of the instructions in the schedule, an order vector of an original order of the instructions in the schedule, a rename map of registers for each register in the schedule, and a list of register names used in the schedule. The schedule exploits instruction-level parallelism in executing out-of-order instructions. The processor core includes a schedule cache that is configured to store schedules, a shared cache configured to store both I-side and D-side cache data, and an execution resource for requesting a schedule to be executed from the schedule cache. The processor core further includes a scheduler disposed between the schedule cache and the cache. The scheduler creating the schedule using branch execution history from a branch history table to create the instructions when the schedule requested by the execution resource is not found in the schedule cache. The processor core executes the instructions according to the schedule being executed. The method includes requesting a schedule from a schedule cache. The method further includes fetching the schedule, when the schedule is found in the schedule cache; and creating the schedule, when the schedule is not found in the schedule cache. The method also includes renaming the registers in the schedule to avoid false dependencies in a processor core, mapping registers to renamed registers in the schedule, and stitching register values in and out of another schedule according to the list of register names and the rename map of registers.
    • 呈现执行指令的处理器核心和方法，两者都利用时间表。 每个时间表包括指令序列，调度表中的第一指令的地址，调度表中的指令的原始顺序的顺序向量，调度表中每个寄存器的寄存器的重命名映射，以及 时间表中使用的寄存器名称列表。 该调度在执行无序指令时利用指令级并行性。 处理器核心包括被配置为存储调度的调度高速缓存，被配置为存储I侧和D侧缓存数据的共享高速缓存以及用于从调度高速缓存请求执行调度的执行资源。 处理器核心还包括设置在调度高速缓存和高速缓存之间的调度器。 调度器使用分支执行历史从分支历史表创建调度，以便在调度高速缓存中找不到由执行资源请求的调度时创建指令。 处理器核心根据执行的进度执行指令。 该方法包括从调度缓存请求调度。 该方法还包括当在调度高速缓存中找到调度时获取调度; 并且在调度缓存中找不到调度时创建调度。 该方法还包括重新命名调度中的寄存器，以避免处理器核心中的错误依赖性，将寄存器映射到调度表中的重命名寄存器，以及根据寄存器名称和重命名映射 注册
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    • 8. 发明授权
      US09582466B2 Vector register file 有权
    • Vector register file
    • 向量注册文件
    • US09582466B2
    • 2017-02-28
    • US13572886
    • 2012-08-13
    • Bruce M. Fleischer , Thomas W. Fox , Hans M. Jacobson , Ravi Nair
    • Bruce M. Fleischer , Thomas W. Fox , Hans M. Jacobson , Ravi Nair
    • G06F15/80 , G06F9/30 , G06F9/34
    • G06F15/8076 , G06F9/30036 , G06F9/30098 , G06F9/30109 , G06F9/34 , G06F9/345
    • An aspect includes accessing a vector register in a vector register file. The vector register file includes a plurality of vector registers and each vector register includes a plurality of elements. A read command is received at a read port of the vector register file. The read command specifies a vector register address. The vector register address is decoded by an address decoder to determine a selected vector register of the vector register file. An element address is determined for one of the plurality of elements associated with the selected vector register based on a read element counter of the selected vector register. A word is selected in a memory array of the selected vector register as read data based on the element address. The read data is output from the selected vector register based on the decoding of the vector register address by the address decoder.
    • 一个方面包括访问向量寄存器文件中的向量寄存器。 向量寄存器文件包括多个向量寄存器，并且每个向量寄存器包括多个元素。 在向量寄存器文件的读端口处接收到读命令。 读命令指定向量寄存器地址。 向量寄存器地址由地址解码器解码，以确定向量寄存器文件的选定向量寄存器。 基于所选择的向量寄存器的读元素计数器，确定与所选向量寄存器相关联的多个元素之一的元素地址。 在所选向量寄存器的存储器阵列中选择一个字作为基于元素地址的读取数据。 基于由地址解码器对向量寄存器地址的解码，从所选向量寄存器输出读取数据。
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