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    • 1. 发明授权
      US07046034B2 Programmable logic device having heterogeneous programmable logic blocks 有权
    • Programmable logic device having heterogeneous programmable logic blocks
    • 具有异构可编程逻辑块的可编程逻辑器件
    • US07046034B2
    • 2006-05-16
    • US11144901
    • 2005-06-03
    • Patrick J. Crotty , Tao Pi
    • Patrick J. Crotty , Tao Pi
    • H03K19/173
    • H03K19/1776 , H03K19/17728
    • A programmable logic device (PLD) having heterogeneous programmable logic blocks. In one embodiment, the PLD includes programmable interconnect circuitry and programmable input-output circuitry coupled to the programmable interconnect circuitry. An array of programmable logic blocks is coupled to the interconnect circuitry. Each programmable logic block includes a plurality of programmable logic elements coupled to the interconnect circuitry. Each of the programmable logic elements is programmable to implement a common set of functions, and at least one but less than all of the programmable logic elements is programmable to implement a set of supplemental functions.
    • 具有异构可编程逻辑块的可编程逻辑器件（PLD）。 在一个实施例中，PLD包括耦合到可编程互连电路的可编程互连电路和可编程输入 - 输出电路。 可编程逻辑块的阵列耦合到互连电路。 每个可编程逻辑块包括耦合到互连电路的多个可编程逻辑元件。 每个可编程逻辑元件都是可编程的，以实现一组共同的功能，并且可编程逻辑元件中的至少一个但不是全部可编程以实现一组补充功能。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 3. 发明授权
      US06667635B1 FPGA lookup table with transmission gate structure for reliable low-voltage operation 有权
    • FPGA lookup table with transmission gate structure for reliable low-voltage operation
    • 具有传输门结构的FPGA查找表，可靠的低电压工作
    • US06667635B1
    • 2003-12-23
    • US10241094
    • 2002-09-10
    • Tao Pi , Patrick J. Crotty
    • Tao Pi , Patrick J. Crotty
    • H03L19173
    • H03K19/17764 , H03K17/693 , H03K19/1737 , H03K19/17728 , H03K19/1778
    • A lookup table (LUT) for a field programmable gate array (FPGA) is designed to operate reliably at low voltage levels. The low-voltage LUT uses CMOS pass gates instead of unpaired N-channel transistors to select one memory cell output as the LUT output signal. Therefore, no voltage drop occurs across the pass gates. While this modification significantly increases the overall gate count of the LUT, this disadvantage can be mitigated by removing the half-latches required in current designs, and by removing initialization circuitry made unnecessary by the modification. Some embodiments include a decoder that decreases the number of pass gates between the memory cells and the output terminal, at the cost of an increased delay on the input paths that traverse the decoder.
    • 用于现场可编程门阵列（FPGA）的查找表（LUT）被设计为在低电压电平下可靠地运行。 低电压LUT使用CMOS传输门而不是未配对的N沟道晶体管来选择一个存储单元输出作为LUT输出信号。 因此，通过栅极不会发生电压降。 虽然该修改显着增加了LUT的总门控数量，但是通过去除当前设计中所需的半锁存器以及通过去除由该修改不必要的初始化电路可以减轻该缺点。 一些实施例包括降低存储器单元和输出端子之间的通路数量的解码器，代价是在穿过解码器的输入路径上增加延迟。
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    • 4. 发明授权
      US06847228B1 Carry logic design having simplified timing modeling for a field programmable gate array 有权
    • Carry logic design having simplified timing modeling for a field programmable gate array
    • 进行逻辑设计具有简化的现场可编程门阵列的时序建模
    • US06847228B1
    • 2005-01-25
    • US10300212
    • 2002-11-19
    • Patrick J. Crotty , Tao Pi , Steven P. Young
    • Patrick J. Crotty , Tao Pi , Steven P. Young
    • G06F7/507 , H03K19/173 , G06F7/50
    • G06F7/507 , H03K19/1737
    • A configurable logic block (CLB) slice is provided that includes a single path for a carry input signal to propagate through the CLB slice as a carry output signal. This single path includes a multiplexer that is configured to receive the input signals (including the carry input signal) and provides an output signal that can be routed as the carry output signal. A driver circuit can be coupled to the output terminal of the multiplexer, thereby improving the drive of the single path. A separate path is provided in parallel with the first multiplexer path, thereby enabling the carry input signal to be applied to exclusive OR gates within the CLB slice, or to be provided as an intermediate carry output signal. The single path provides a relatively fast and consistent manner of routing the carry input signal through the CLB slice as the carry output signal. The first and second paths accommodate a carry initialization signal as well as an intermediate carry input signal.
    • 提供了可配置逻辑块（CLB）片，其包括用于进位输入信号作为进位输出信号传播通过CLB片的单个路径。 该单路径包括被配置为接收输入信号（包括进位输入信号）并且提供可作为进位输出信号路由的输出信号的多路复用器。 驱动器电路可以耦合到多路复用器的输出端，从而改善单路径的驱动。 提供与第一多路复用器路径并行的单独路径，从而使携带输入信号能够施加到CLB切片内的异或门，或者被提供为中间进位输出信号。 单路提供了一种相对快速和一致的方式，将进位输入信号通过CLB切片作为进位输出信号。 第一和第二路径容纳进位初始化信号以及中间进位输入信号。
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    • 5. 发明授权
      US06809552B1 FPGA lookup table with transmission gate structure for reliable low-voltage operation 有权
    • FPGA lookup table with transmission gate structure for reliable low-voltage operation
    • 具有传输门结构的FPGA查找表，可靠的低电压工作
    • US06809552B1
    • 2004-10-26
    • US10693218
    • 2003-10-24
    • Tao Pi , Patrick J. Crotty
    • Tao Pi , Patrick J. Crotty
    • H03K19177
    • H03K19/17764 , H03K17/693 , H03K19/1737 , H03K19/17728 , H03K19/1778
    • A lookup table (LUT) for a field programmable gate array (FPGA) is designed to operate reliably at low voltage levels. The low-voltage LUT uses CMOS pass gates instead of unpaired N-channel transistors to select one memory cell output as the LUT output signal. Therefore, no voltage drop occurs across the pass gates. While this modification significantly increases the overall gate count of the LUT, this disadvantage can be mitigated by removing the half-latches required in current designs, and by removing initialization circuitry made unnecessary by the modification. Some embodiments include a decoder that decreases the number of pass gates between the memory cells and the output terminal, at the cost of an increased delay on the input paths that traverse the decoder.
    • 用于现场可编程门阵列（FPGA）的查找表（LUT）被设计为在低电压电平下可靠地运行。 低电压LUT使用CMOS传输门而不是未配对的N沟道晶体管来选择一个存储单元输出作为LUT输出信号。 因此，通过栅极不会发生电压降。 虽然该修改显着增加了LUT的总门控数量，但是通过去除当前设计中所需的半锁存器以及通过去除由该修改不必要的初始化电路可以减轻该缺点。 一些实施例包括降低存储器单元和输出端子之间的通路数量的解码器，代价是在穿过解码器的输入路径上增加延迟。
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    • 6. 发明授权
      US06970012B2 Programmable logic device having heterogeneous programmable logic blocks 有权
    • Programmable logic device having heterogeneous programmable logic blocks
    • 具有异构可编程逻辑块的可编程逻辑器件
    • US06970012B2
    • 2005-11-29
    • US10167339
    • 2002-06-10
    • Patrick J. Crotty , Tao Pi
    • Patrick J. Crotty , Tao Pi
    • H03K19/177 , H03R19/173
    • H03K19/1776 , H03K19/17728
    • A programmable logic device (PLD) having heterogeneous programmable logic blocks. In one embodiment, the PLD includes programmable interconnect circuitry and programmable input-output circuitry coupled to the programmable interconnect circuitry. An array of programmable logic blocks is coupled to the interconnect circuitry. Each programmable logic block includes a plurality of programmable logic elements coupled to the interconnect circuitry. Each of the programmable logic elements is programmable to implement a common set of functions, and at least one but less than all of the programmable logic elements is programmable to implement a set of supplemental functions.
    • 具有异构可编程逻辑块的可编程逻辑器件（PLD）。 在一个实施例中，PLD包括耦合到可编程互连电路的可编程互连电路和可编程输入 - 输出电路。 可编程逻辑块的阵列耦合到互连电路。 每个可编程逻辑块包括耦合到互连电路的多个可编程逻辑元件。 每个可编程逻辑元件都是可编程的，以实现一组共同的功能，并且可编程逻辑元件中的至少一个但不是全部可编程以实现一组补充功能。
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