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    • 1. 发明申请
      US20060174052A1 Integrated circuit and information processing device 审中-公开
    • Integrated circuit and information processing device
    • 集成电路和信息处理装置
    • US20060174052A1
    • 2006-08-03
    • US11047670
    • 2005-02-02
    • Nobukazu Kondo , Kei Suzuki , Kouki Noguchi , Itaru Nonomura
    • Nobukazu Kondo , Kei Suzuki , Kouki Noguchi , Itaru Nonomura
    • G06F13/00
    • G06F13/4059
    • In an LSI system using an on-chip bus, when a transfer on the bus is delayed due to a fully loaded buffer in a destination module, a source module cannot proceed to the next processing. Such an unwanted situation is eliminated by a transferring buffer which is provided on a transfer path in an on-chip bus on the LSI for temporarily storing transfer data. With this transferring buffer, even if a buffer within a slave module, specified as the destination, is fully loaded and cannot accept any more transfer, a bus master can transfer data to the transferring buffer provided on the on-chip bus. Thus, the bus master is not kept waiting for execution of a transfer, irrespective of the state of the buffer within the slave, thereby improving the processing performance of the entire system.
    • 在使用片上总线的LSI系统中，当总线上的传输由于目的地模块中的满载缓冲器而被延迟时，源模块不能进行下一个处理。 通过在LSI上的片上总线的传送路径上提供的用于临时存储传送数据的传送缓冲器来消除这种不希望的情况。 使用此传输缓冲区，即使指定为目标的从模块中的缓冲区已完全加载，也不能接受任何更多传输，总线主机可将数据传输到片上总线上提供的传输缓冲区。 因此，无论总线主机中的缓冲器的状态如何，总线主机不会等待执行转移，从而提高整个系统的处理性能。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 2. 发明申请
      US20100274946A1 INTEGRATED CIRCUIT AND INFORMATION PROCESSING DEVICE 审中-公开
    • INTEGRATED CIRCUIT AND INFORMATION PROCESSING DEVICE
    • 集成电路和信息处理设备
    • US20100274946A1
    • 2010-10-28
    • US12813966
    • 2010-06-11
    • Nobukazu KONDO , Kei Suzuki , Kouki Noguchi , Itaru Nonomura
    • Nobukazu KONDO , Kei Suzuki , Kouki Noguchi , Itaru Nonomura
    • G06F13/36
    • G06F13/4059
    • In an LSI system using an on-chip bus, when a transfer on the bus is delayed due to a fully loaded buffer in a destination module, a source module cannot proceed to the next processing. Such an unwanted situation is eliminated by plural transferring buffers which are provided in an on-chip bus on the LSI for temporarily storing transfer data. With the transferring buffers, even if a buffer within a slave module, specified as the destination, is fully loaded and cannot accept any more transfer, a bus master can transfer data to a transferring buffer provided on the on-chip bus. Thus, the bus master is not kept waiting for execution of a transfer, irrespective of the state of the buffer within the slave. With the provision of plural transferring buffers, input/output operations can be performed in parallel.
    • 在使用片上总线的LSI系统中，当总线上的传输由于目的地模块中的满载缓冲器而被延迟时，源模块不能进行下一个处理。 这种不需要的情况通过设置在LSI上的用于临时存储传送数据的片上总线上的多个传送缓冲器来消除。 使用传输缓冲区，即使指定为目标的从模块中的缓冲区已完全加载，也不能再接受传输，总线主机可以将数据传输到片上总线上提供的传输缓冲区。 因此，无论总线主机中的缓冲区的状态如何，总线主机都不会等待执行转移。 通过提供多个传送缓冲器，可以并行执行输入/输出操作。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 3. 发明授权
      US06931472B1 Integrated circuit and information processing device 失效
    • Integrated circuit and information processing device
    • 集成电路和信息处理装置
    • US06931472B1
    • 2005-08-16
    • US09763438
    • 2000-02-14
    • Nobukazu Kondo , Kei Suzuki , Kouki Noguchi , Itaru Nonomura
    • Nobukazu Kondo , Kei Suzuki , Kouki Noguchi , Itaru Nonomura
    • G06F13/12 , G06F13/36
    • G06F13/122
    • In an LSI system using an on-chip bus, when a transfer on the bus is delayed due to a fully loaded buffer in a destination module, a source module cannot proceed to the next processing. Such an unwanted situation is eliminated by a transferring buffer which is provided on a transfer path in an on-chip bus on the LSI for temporarily storing transfer data. With this transferring buffer, even if a buffer within a slave module, specified as the destination, is fully loaded and cannot accept any more transfer, a bus master can transfer data to the transferring buffer provided on the on-chip bus. Thus, the bus master is not kept waiting for execution of a transfer, irrespective of the state of the buffer within the slave, thereby improving the processing performance of the entire system.
    • 在使用片上总线的LSI系统中，当总线上的传输由于目的地模块中的满载缓冲器而被延迟时，源模块不能进行下一个处理。 通过在LSI上的片上总线的传送路径上提供的用于临时存储传送数据的传送缓冲器来消除这种不希望的情况。 使用此传输缓冲区，即使指定为目标的从模块中的缓冲区已完全加载，也不能接受任何更多传输，总线主机可将数据传输到片上总线上提供的传输缓冲区。 因此，无论总线主机中的缓冲器的状态如何，总线主机不会等待执行转移，从而提高整个系统的处理性能。
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    • 6. 发明授权
      US08531893B2 Semiconductor device and data processor 有权
    • Semiconductor device and data processor
    • 半导体器件和数据处理器
    • US08531893B2
    • 2013-09-10
    • US13674043
    • 2012-11-11
    • Yoshihiko Hotta , Seiichi Saito , Hiroyuki Hamasaki , Hirotaka Hara , Itaru Nonomura
    • Yoshihiko Hotta , Seiichi Saito , Hiroyuki Hamasaki , Hirotaka Hara , Itaru Nonomura
    • G11C7/10
    • G06F1/3253 , G06F1/3237 , Y02D10/128 , Y02D10/151
    • In a data processor having a bus controller that performs timing control of access from the CPU operated in synchronization with a high-speed first clock signal to a peripheral circuit operated in synchronization with a low-speed second clock signal, a timing control circuit is provided between the peripheral circuit and the bus controller, and the bus controller causes, in response to a read instruction from the peripheral circuit, the timing control circuit to output data held by the peripheral circuit to the bus controller in synchronization with the cycle of the high-speed clock signal, causes the timing control circuit to start, in response to a write instruction directed to the peripheral circuit, writing into the peripheral circuit in synchronization with the cycle of the high-speed clock signal, and terminates the writing in synchronization with the cycle of the low-speed clock signal.
    • 在具有总线控制器的数据处理器中，总线控制器执行与高速第一时钟信号同步操作的CPU的访问定时控制到与低速第二时钟信号同步操作的外围电路，提供定时控制电路 在外围电路和总线控制器之间，并且总线控制器响应于来自外围电路的读取指令而导致定时控制电路将周边电路保持的数据与高速的周期同步地传送到总线控制器 速度时钟信号，使定时控制电路响应于指向外围电路的写指令而启动，与高速时钟信号的周期同步地写入外围电路，并且与 低速时钟信号的周期。
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    • 7. 发明授权
      US08339869B2 Semiconductor device and data processor 有权
    • Semiconductor device and data processor
    • 半导体器件和数据处理器
    • US08339869B2
    • 2012-12-25
    • US13220747
    • 2011-08-30
    • Yoshihiko Hotta , Seiichi Saito , Hiroyuki Hamasaki , Hirotaka Hara , Itaru Nonomura
    • Yoshihiko Hotta , Seiichi Saito , Hiroyuki Hamasaki , Hirotaka Hara , Itaru Nonomura
    • G11C7/00 , G11C8/00
    • G06F1/3253 , G06F1/3237 , Y02D10/128 , Y02D10/151
    • To improve the speed of accessing a low-speed circuit block from a high-speed circuit block without significantly increasing power consumption.In a data processor having a bus controller that performs timing control of access from the CPU operated in synchronization with a high-speed first clock signal to a peripheral circuit operated in synchronization with a low-speed second clock signal, a timing control circuit is provided between the peripheral circuit and the bus controller, and the bus controller causes, in response to a read instruction from the peripheral circuit, the timing control circuit to output data held by the peripheral circuit to the bus controller in synchronization with the cycle of the high-speed clock signal, causes the timing control circuit to start, in response to a write instruction directed to the peripheral circuit, writing into the peripheral circuit in synchronization with the cycle of the high-speed clock signal, and terminates the writing in synchronization with the cycle of the low-speed clock signal.
    • 提高从高速电路块访问低速电路块的速度，而不会显着增加功耗。 在具有总线控制器的数据处理器中，总线控制器执行与高速第一时钟信号同步操作的CPU的访问定时控制到与低速第二时钟信号同步操作的外围电路，提供定时控制电路 在外围电路和总线控制器之间，并且总线控制器响应于来自外围电路的读取指令而导致定时控制电路将周边电路保持的数据与高速的周期同步地传送到总线控制器 速度时钟信号，使定时控制电路响应于指向外围电路的写指令而启动，与高速时钟信号的周期同步地写入外围电路，并且与 低速时钟信号的周期。
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