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    • 1. 发明授权
      US5999462A Clock generation circuit for analog value memory circuit 失效
    • Clock generation circuit for analog value memory circuit
    • 模拟值存储电路的时钟发生电路
    • US5999462A
    • 1999-12-07
    • US205200
    • 1998-12-04
    • Masayuki Katakura , Masashi Takeda
    • Masayuki Katakura , Masashi Takeda
    • G11C7/22 , G11C27/04 , G11C7/00
    • G11C7/222 , G11C27/04 , G11C7/22
    • An analog delay circuit which includes an analog memory circuit wherein a plurality of memory cells each including a memory capacitor and a selection switch for the memory capacitor are arranged in a matrix includes row switches provided for the individual columns for individually being driven by row selection signals. A same clock signal from a clock generation circuit is supplied commonly to an X direction scanning circuit and a Y direction scanning circuit. The number of stages of registers of the X direction scanning circuit and the number of stages of registers of the Y direction scanning circuit are set so that they have no common divisor other than 1. Consequently, when the memory cells are to be selectively scanned, a same selection condition can be provided to all of the memory cells without relying upon the positions of the memory cells, and the parasitic capacitance connected to a signal write/read terminal is reduced.
    • 一种包括模拟存储电路的模拟延迟电路，其中包括存储电容器和用于存储电容器的选择开关的多个存储单元被布置成矩阵，包括为各个列提供的行开关，用于单独由行选择信号驱动 。 来自时钟发生电路的相同时钟信号被共同地提供给X方向扫描电路和Y方向扫描电路。 将X方向扫描电路的寄存器的级数和Y方向扫描电路的寄存器的级数设置为除了1以外没有公共除数。因此，当要选择性地扫描存储器单元时， 可以在不依赖于存储单元的位置的情况下向所有存储单元提供相同的选择条件，并且减少连接到信号写/读终端的寄生电容。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 3. 发明授权
      US6104626A Analog value memory circuit 失效
    • Analog value memory circuit
    • 模拟值存储电路
    • US6104626A
    • 2000-08-15
    • US808866
    • 1997-02-28
    • Masayuki Katakura , Masashi Takeda
    • Masayuki Katakura , Masashi Takeda
    • G11C7/22 , G11C27/04 , G11C27/00
    • G11C7/222 , G11C27/04 , G11C7/22
    • An analog delay circuit which includes an analog memory circuit wherein a plurality of memory cells each including a memory capacitor and a selection switch for the memory capacitor are arranged in a matrix includes row switches provided for the individual columns for individually being driven by row selection signals. A same clock signal from a clock generation circuit is supplied commonly to an X direction scanning circuit and a Y direction scanning circuit. The number of stages of registers of the X direction scanning circuit and the number of stages of registers of the Y direction scanning circuit are set so that they have no common divisor other than 1 Consequently, when the memory cells are to be selectively scanned, a same selection condition can be provided to all of the memory cells without relying upon the positions of the memory cells, and the parasitic capacitance connected to a signal write/read terminal is reduced.
    • 一种包括模拟存储电路的模拟延迟电路，其中包括存储电容器和用于存储电容器的选择开关的多个存储单元被布置成矩阵，包括为各个列提供的行开关，用于单独由行选择信号驱动 。 来自时钟发生电路的相同时钟信号被共同地提供给X方向扫描电路和Y方向扫描电路。 X方向扫描电路的寄存器的级数和Y方向扫描电路的寄存器的级数被设置为使得它们除了1之外没有公共除数。因此，当要选择性地扫描存储器单元时， 可以在不依赖于存储单元的位置的情况下，向所有存储单元提供相同的选择条件，并且减少连接到信号写入/读取端子的寄生电容。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 9. 发明授权
      US4714841A Double-sided logic input differential switch 失效
    • Double-sided logic input differential switch
    • 双面逻辑输入差分开关
    • US4714841A
    • 1987-12-22
    • US748596
    • 1985-06-25
    • Norio Shoji , Masashi Takeda
    • Norio Shoji , Masashi Takeda
    • H03K3/286 , H03K3/2885 , H03K19/086 , H03K17/60 , H03K19/003 , H03K19/092
    • H03K3/2885 , H03K19/086
    • A logic circuit adapted for fabrication as an integrated circuit is formed having a differential amplifier operating with a constant current source and an appropriate voltage source, and having output transistors to provide the necessary output voltages, does not require a reference voltage input to the differential amplifier, thus, reference voltage transistors are not required. The two binary input signals are selected to have the same amplitude difference between the high and low levels thereof and one of the two input signals is shifted relative to the other one by the amount substantially equal to 1/2 the selected amplitude difference, and the output signals are similarly level shifted. Using this basic logic circuit as a building block other, more complex, logic circuits can be obtained.
    • 适用于作为集成电路制造的逻辑电路形成为具有用恒定电流源和适当电压源工作的差分放大器，并且具有输出晶体管以提供必要的输出电压，不需要将参考电压输入到差分放大器 因此，不需要参考电压晶体管。 选择两个二进制输入信号在其高电平和低电平之间具有相同的幅度差，并且两个输入信号中的一个相对于另一个输入信号相移大约等于所选择的幅度差的1/2， 输出信号类似地电平移位。 使用该基本逻辑电路作为构建块，可以获得更复杂的逻辑电路。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 10. 发明授权
      US4599599A Analog-to-digital converter 失效
    • Analog-to-digital converter
    • 模数转换器
    • US4599599A
    • 1986-07-08
    • US400058
    • 1982-07-20
    • Takeo Sekino , Masashi Takeda
    • Takeo Sekino , Masashi Takeda
    • H03M1/00 , H03K5/153
    • H03M1/361
    • An analog-to-digital converter for converting an analog input signal to a digital output signal with m upper bits and n lower bits includes at least 2.sup.m+n -1 resistors connected in a series circuit to a voltage source for establishing respective reference voltages; switch elements selectively coupled to the analog input signal and the resistors in response to a switch control signal for supplying a signal indicative of the analog input signal and the respective reference voltages; at least 2.sup.m -1 upper bit comparators for generating the switch control signal and output signals indicative of the m upper bits, with first inputs receiving the analog input signal and second inputs connected to the series circuit at intervals defining groups of the resistors; an upper bit encoder receiving the output signals from the upper bit comparators and generating the m upper bits; at least 2.sup.n -1 lower bit comparators for generating output signals indicative of the n lower bits, having first and second inputs connected to the switch elements whereby the switch elements selectively supply the signal indicative of the analog input signal to the first inputs and selectively connect the second inputs to the respective resistors in response to the switch control signal; and a lower bit encoder receiving the output signal from the lower bit comparators for generating the n lower bits.
    • 用于将模拟输入信号转换为具有m个高位和n个低位的数字输出信号的模数转换器包括连接到电压源的串联电路中的至少2m + n-1个电阻器，用于建立相应的参考电压; 响应于用于提供指示模拟输入信号和各个参考电压的信号的开关控制信号，选择性地耦合到模拟输入信号和电阻器的开关元件; 至少2m-1个高位比较器，用于产生开关控制信号和输出指示m个高位的信号，其中第一输入接收模拟输入信号，第二输入以限定电阻器组的间隔连接到串联电路; 高位编码器接收来自高位比较器的输出信号并产生m位高位; 至少2n-1个低位比较器，用于产生指示n个较低位的输出信号，具有连接到开关元件的第一和第二输入，由此开关元件选择性地将指示模拟输入信号的信号提供给第一输入并选择性地连接 响应于所述开关控制信号对所述各个电阻器的第二输入; 以及下位编码器，接收来自下位比较器的输出信号，用于产生n个较低位。
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