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    • 1. 发明授权
      US08832511B2 Built-in self-test for interposer 有权
    • Built-in self-test for interposer
    • 内置自检功能
    • US08832511B2
    • 2014-09-09
    • US13209477
    • 2011-08-15
    • Ji-Jan Chen , Nan-Hsin Tseng , Chin-Chou Liu
    • Ji-Jan Chen , Nan-Hsin Tseng , Chin-Chou Liu
    • G01R31/28
    • G01R31/318536
    • A device includes a first die coupled to an interconnect structure of an interposer. The first die includes a first BIST circuit configured to generate and output test signals to the interconnection structure of the interposer. A second die is coupled to the interconnect structure of the interposer and includes a second BIST circuit configured to receive signals from the interconnection structure of the interposer in response to the first BIST circuit transmitting the test signals. The second BIST circuit is configured to compare the signals received from the interconnection structure of the interposer to reference signals generated by the second BIST circuit.
    • 器件包括耦合到插入器的互连结构的第一管芯。 第一裸片包括第一BIST电路，其被配置为产生并输出测试信号到中介层的互连结构。 第二管芯耦合到插入器的互连结构，并且包括第二BIST电路，其被配置为响应于第一BIST电路发送测试信号而从插入器的互连结构接收信号。 第二BIST电路被配置为将从插入器的互连结构接收的信号与由第二BIST电路产生的参考信号进行比较。
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    • 2. 发明授权
      US08614571B2 Apparatus and method for on-chip sampling of dynamic IR voltage drop 有权
    • Apparatus and method for on-chip sampling of dynamic IR voltage drop
    • 用于片上采样动态IR电压降的装置和方法
    • US08614571B2
    • 2013-12-24
    • US13299445
    • 2011-11-18
    • Nan-Hsin Tseng , Chin-Chou Liu , Saurabh Gupta , Ji-Jan Chen , Chi Wei Hu
    • Nan-Hsin Tseng , Chin-Chou Liu , Saurabh Gupta , Ji-Jan Chen , Chi Wei Hu
    • G01R19/00 , G01R27/08
    • G01R19/16552 , G01R19/2503 , G01R31/31924
    • Test points on an integrated circuit chip, especially points subject to IR voltage drop along power supply rails, are coupled to comparators controlled by an automatic test controller, all included on the chip. Each test point can have one or more comparators and one or more reference voltages over a testing range. A change of state at a comparator sets a latch that is read and reset by the on-chip automatic test controller during test intervals. The automatic test controller can coordinate with external automatic test equipment that applies stimulus signals to the chip during testing. The greatest voltage drop during a test interval is determined from the latched output of the switched comparator coupled to the lowest reference voltage. The setting and resetting of the latch can be gated through a selectable delay so as to discriminate for excursions that persist for a longer or shorter time.
    • 集成电路芯片上的测试点，特别是沿着电源轨的IR电压降的点被耦合到由芯片上所有的自动测试控制器控制的比较器。 每个测试点可以在测试范围内具有一个或多个比较器和一个或多个参考电压。 比较器状态的改变设置在测试间隔期间由片上自动测试控制器读取和复位的锁存器。 自动测试控制器可以在测试期间与外部自动测试设备进行协调，并将激励信号施加到芯片。 测试间隔期间的最大电压降由耦合到最低参考电压的开关比较器的锁存输出确定。 闩锁的设置和复位可以通过可选择的延迟来选通，以便区分持续更长或更短时间的偏移。
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    • 4. 发明授权
      US09310431B2 Diagnosis framework to shorten yield learning cycles of advanced processes 有权
    • Diagnosis framework to shorten yield learning cycles of advanced processes
    • 诊断框架来缩短先进过程的产量学习周期
    • US09310431B2
    • 2016-04-12
    • US13588155
    • 2012-08-17
    • Yen-Ling Liu , Nan-Hsin Tseng , Ji-Jan Chen , Wei-Pin Changchien , Samuel C. Pan
    • Yen-Ling Liu , Nan-Hsin Tseng , Ji-Jan Chen , Wei-Pin Changchien , Samuel C. Pan
    • G01R31/302 , G01R31/317 , G01R31/3183 , G01R31/02
    • G01R31/31704 , G01R31/025 , G01R31/318357
    • The present disclosure relates to a diagnosis framework to shorten yield learning cycles of technology node manufacturing processes from the high defect density stage to technology maturity. A plurality of defect under test (DUT) structures are designed to capture potential manufacturing issues associated with defect formation. A test structure is formed by arranging the DUT structures within a DUT carrier unit, which has been yield-hardened though heuristic yield analysis such that a defect density of the DUT carrier unit is essentially zero. Possible outcomes of an application of test patterns and various failure scenarios associated with defects formed within the DUT structures within the DUT carrier unit are simulated and stored in a look-up table (LUT). The LUT may then be referenced to determine a location of a defect within the test structure without the need for iterative analysis to correctly select defect candidates for physical failure analysis (PFA).
    • 本公开涉及一种诊断框架，用于缩短从高缺陷密度阶段到技术成熟度的技术节点制造过程的产量学习周期。 多个待测缺陷（DUT）结构被设计为捕获与缺陷形成相关的潜在制造问题。 通过将DUT结构布置在DUT载体单元内而形成测试结构，该DUT载体单元已经通过启发式产量分析进行了屈服强化，使得DUT载体单元的缺陷密度基本上为零。 在DUT载体单元中的DUT结构内形成的缺陷相关联的测试模式和各种故障情形的应用的可能结果被模拟并存储在查找表（LUT）中。 然后可以参考LUT以确定测试结构内的缺陷的位置，而不需要迭代分析来正确地选择用于物理故障分析（PFA）的缺陷候选。
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    • 5. 发明申请
      US20140049281A1 Diagnosis Framework to Shorten Yield Learning Cycles of Advanced Processes 有权
    • Diagnosis Framework to Shorten Yield Learning Cycles of Advanced Processes
    • 诊断框架，缩短先进过程的产量学习周期
    • US20140049281A1
    • 2014-02-20
    • US13588155
    • 2012-08-17
    • Yen-Ling Liu , Nan-Hsin Tseng , Ji-Jan Chen , Wei-Pin Changchien , Samuel C. Pan
    • Yen-Ling Liu , Nan-Hsin Tseng , Ji-Jan Chen , Wei-Pin Changchien , Samuel C. Pan
    • G01R31/02 , G06F17/50
    • G01R31/31704 , G01R31/025 , G01R31/318357
    • The present disclosure relates to a diagnosis framework to shorten yield learning cycles of technology node manufacturing processes from the high defect density stage to technology maturity. A plurality of defect under test (DUT) structures are designed to capture potential manufacturing issues associated with defect formation. A test structure is formed by arranging the DUT structures within a DUT carrier unit, which has been yield-hardened though heuristic yield analysis such that a defect density of the DUT carrier unit is essentially zero. Possible outcomes of an application of test patterns and various failure scenarios associated with defects formed within the DUT structures within the DUT carrier unit are simulated and stored in a look-up table (LUT). The LUT may then be referenced to determine a location of a defect within the test structure without the need for iterative analysis to correctly select defect candidates for physical failure analysis (PFA).
    • 本公开涉及一种诊断框架，用于缩短从高缺陷密度阶段到技术成熟度的技术节点制造过程的产量学习周期。 多个待测缺陷（DUT）结构被设计为捕获与缺陷形成相关的潜在制造问题。 通过将DUT结构布置在DUT载体单元内而形成测试结构，该DUT载体单元已经通过启发式产量分析进行了屈服强化，使得DUT载体单元的缺陷密度基本上为零。 在DUT载体单元中的DUT结构内形成的缺陷相关联的测试模式和各种故障情形的应用的可能结果被模拟并存储在查找表（LUT）中。 然后可以参考LUT以确定测试结构内的缺陷的位置，而不需要迭代分析来正确地选择用于物理故障分析（PFA）的缺陷候选。
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    • 6. 发明授权
      US08863062B2 Methods and apparatus for floorplanning and routing co-design 有权
    • Methods and apparatus for floorplanning and routing co-design
    • 布局规划和路由协同设计的方法和设备
    • US08863062B2
    • 2014-10-14
    • US13544009
    • 2012-07-09
    • Yi-Lin Chuang , Ji-Jan Chen , Ching-Fang Chen , Yun-Han Lee
    • Yi-Lin Chuang , Ji-Jan Chen , Ching-Fang Chen , Yun-Han Lee
    • G06F17/50
    • G06F17/5072 , G06F17/5077 , G06F2217/40
    • Methods and apparatus of performing floorplanning and routing for function blocks within a die and among multiple die are disclosed. Multiple die together with function blocks within each die may be represented by a flexible hierarchical (FH) tree. An initial floorplan for multiple die may be generated and hot spots between die or among function blocks within a die may be identified. Spacer blocks may be inserted between die, and block inflation may be performed, to remove hot spots. More perturbation of the block positions can be performed on the FH tree to rearrange the blocks and die. After the multiple die floorplanning, a plurality of micro bumps may be mapped to a plurality of pins of blocks of the plurality of die, placement and routing may be performed for the plurality of blocks within each die and connections for the plurality of dies.
    • 公开了对模具内和多个模具中的功能块执行布局规划和布线的方法和装置。 每个管芯中的多个管芯与功能块一起可以由柔性分层（FH）树表示。 可以产生多个管芯的初始平面图，并且可以识别管芯内的管芯之间的热点或管芯内的功能块之间的热点。 间隔块可以插入管芯之间，并且可以执行块膨胀以去除热点。 可以在FH树上执行更多的块位置的扰动，以重新排列块并死亡。 在多芯片布局图之后，可以将多个微凸块映射到多个芯片的块的多个引脚，可以针对每个管芯内的多个块执行放置和布线，并为多个管芯提供连接。
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    • 8. 发明申请
      US20130290914A1 Methods and Apparatus for Floorplanning and Routing Co-Design 有权
    • Methods and Apparatus for Floorplanning and Routing Co-Design
    • 布局规划与路由协同设计方法与设备
    • US20130290914A1
    • 2013-10-31
    • US13544009
    • 2012-07-09
    • Yi-Lin Chuang , Ji-Jan Chen , Ching-Fang Chen , Yun-Han Lee
    • Yi-Lin Chuang , Ji-Jan Chen , Ching-Fang Chen , Yun-Han Lee
    • G06F17/50 , G06F9/455
    • G06F17/5072 , G06F17/5077 , G06F2217/40
    • Methods and apparatus of performing floorplanning and routing for function blocks within a die and among multiple die are disclosed. Multiple die together with function blocks within each die may be represented by a flexible hierarchical (FH) tree. An initial floorplan for multiple die may be generated and hot spots between die or among function blocks within a die may be identified. Spacer blocks may be inserted between die, and block inflation may be performed, to remove hot spots. More perturbation of the block positions can be performed on the FH tree to rearrange the blocks and die. After the multiple die floorplanning, a plurality of micro bumps may be mapped to a plurality of pins of blocks of the plurality of die, placement and routing may be performed for the plurality of blocks within each die and connections for the plurality of dies.
    • 公开了对模具内和多个模具中的功能块执行布局规划和布线的方法和装置。 每个管芯中的多个管芯与功能块一起可以由柔性分层（FH）树表示。 可以产生多个管芯的初始平面图，并且可以识别管芯内的管芯之间的热点或管芯内的功能块之间的热点。 间隔块可以插入管芯之间，并且可以执行块膨胀以去除热点。 可以在FH树上执行更多的块位置的扰动，以重新排列块并死亡。 在多芯片布局图之后，可以将多个微凸块映射到多个芯片的块的多个引脚，可以针对每个管芯内的多个块执行放置和布线，并为多个管芯提供连接。
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