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    • 1. 发明授权
      US07389457B2 Shift registers free of timing race boundary scan registers with two-phase clock control 有权
    • Shift registers free of timing race boundary scan registers with two-phase clock control
    • 移位寄存器不带有两相时钟控制的定时竞争边界扫描寄存器
    • US07389457B2
    • 2008-06-17
    • US11404353
    • 2006-04-14
    • Hsin-Ley Suzanne Chen , Patrick T. Chuang , Michelle Huang
    • Hsin-Ley Suzanne Chen , Patrick T. Chuang , Michelle Huang
    • G01R31/28
    • G01R31/318541
    • A chain of boundary scan registers is configured to use a two-phase clock signal to avoid data timing race conditions. The two-phase clock signal is generated according to a two-phase clock generator, which includes two self-timed clock pulse generators for each boundary scan register. The two-phase clock generator locally generates a self-timed clock pulse at the rising edge of a clock signal, which triggers a first stage of the boundary scan register. The two-phase clock generator also generates a self-timed clock pulse at the falling edge of the input clock signal, which triggers a second stage of the boundary scan register. The two-phase clock controlled boundary scan register includes two latches, each latch is triggered by one of the self-timed clock pulse generated locally from the rising and falling edge of the input clock signal.
    • 一组边界扫描寄存器被配置为使用两相时钟信号来避免数据定时竞争条件。 两相时钟信号根据两相时钟发生器产生，该时钟发生器包括两个用于每个边界扫描寄存器的自定时钟脉冲发生器。 两相时钟发生器在时钟信号的上升沿局部产生自定时钟脉冲，触发边界扫描寄存器的第一级。 两相时钟发生器还在输入时钟信号的下降沿产生自定时钟脉冲，触发边界扫描寄存器的第二级。 两相时钟控制边界扫描寄存器包括两个锁存器，每个锁存器由输入时钟信号的上升沿和下降沿本地产生的自定时钟脉冲之一触发。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Espacenet 法律信息 同族专利 专利引用
    • 6. 发明授权
      US4615020A Nonvolatile dynamic ram circuit 失效
    • Nonvolatile dynamic ram circuit
    • 非易失动态RAM电路
    • US4615020A
    • 1986-09-30
    • US558647
    • 1983-12-06
    • Darrell D. Rinerson , Patrick T. Chuang
    • Darrell D. Rinerson , Patrick T. Chuang
    • G11C14/00 , G11C11/40
    • G11C14/00
    • A nonvolatile dynamic RAM capable of operating in a dynamic RAM mode and a second, nonvolatile mode, is disclosed. The nonvolatile dynamic RAM has a memory cell having a transfer transistor for coupling a storage capacitor having a floating gate to a bit line. The memory cell holds information by the storage of charge in the storage capacitor and also holds information by the storage of charge in the floating gate. This data can be stored and retrieved in a volatile mode and in a nonvolatile mode. The nonvolatile dynamic RAM has a plurality of these memory cells connected to a bit line which, in turn, is connected to a sense amplifier for determining the presence or absence of storage charges in the storage capacitor of a selected memory cell in the first mode, and for determining the presence or absence of storage charges in the floating gate of the selected memory cell in the second mode.
    • 公开了能够以动态RAM模式和第二非易失性模式操作的非易失性动态RAM。 非易失性动态RAM具有具有用于将具有浮动栅极的存储电容器耦合到位线的转移晶体管的存储单元。 存储单元通过存储电容器中的电荷的存储来保存信息，并且还通过在浮动栅极中的电荷的存储来保存信息。 该数据可以以易失性模式和非易失性模式存储和检索。 非易失性动态RAM具有连接到位线的多个这些存储器单元，该位线又连接到读出放大器，用于在第一模式中确定所选存储单元的存储电容器中是否存在存储电荷， 并且用于在第二模式中确定所选择的存储器单元的浮动栅极中存在或不存在存储电荷。
    • 基本信息 添加关注 加入工作空间 PDF全文 PDF下载 全文下载 相似专利 双屏查看 权利要求书 说明书全文 Global Dossier Espacenet 法律信息 同族专利 专利引用
    • 8. 发明授权
      US07595657B2 Dynamic dual control on-die termination 有权
    • Dynamic dual control on-die termination
    • 动态双控制片上终端
    • US07595657B2
    • 2009-09-29
    • US12078782
    • 2008-04-04
    • Robert Haig , Patrick T. Chuang
    • Robert Haig , Patrick T. Chuang
    • H03K17/16 , H03K19/003
    • H03K19/0005
    • Controlling on-die termination on a bi-directional single-ended data bus carrying data between a controller and a memory device. The controller and the memory device respectively include input termination pull-ups and input termination pull-downs. An enabled state is maintained for the input termination pull-downs of the controller except when data is driven on the bi-directional single ended data bus by the controller. Similarly, an enabled state is maintained for the set of input termination pull-downs of the memory device except when data is driven on the bi-directional single ended data bus by the memory device. In conjunction with this, a disabled state is maintained for the input termination pull-ups of the memory device (or controller) except when data is being received from the bi-directional single-ended data bus by the memory device (or controller).
    • 控制在控制器和存储设备之间传送数据的双向单端数据总线上的片上终端。 控制器和存储器件分别包括输入终端上拉和输入终端下拉。 除了控制器在双向单端数据总线上驱动数据之外，对于控制器的输入端接下拉，保持使能状态​​。 类似地，除了存储器件在双向单端数据总线上驱动数据之外，对于存储器件的输入终端下拉组，维持使能状态​​。 与此同时，除了由存储器件（或控制器）从双向单端数据总线接收数据之外，还保持对存储器件（或控制器）的输入端接上拉的禁止状态。
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