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    • 2. 发明授权
      US5761533A Computer system with varied data transfer speeds between system components and memory 失效
    • Computer system with varied data transfer speeds between system components and memory
    • 计算机系统在系统组件和内存之间具有不同的数据传输速度
    • US5761533A
    • 1998-06-02
    • US293411
    • 1994-08-19
    • Alfredo Aldereguia , Nader Amini , Daryl Carvis Cromer , Richard Louis Horne , Ashu Kohli , Kimberly Kibbe Sendlein , Cang Ngoc Tran
    • Alfredo Aldereguia , Nader Amini , Daryl Carvis Cromer , Richard Louis Horne , Ashu Kohli , Kimberly Kibbe Sendlein , Cang Ngoc Tran
    • G06F13/42 , G06F13/16 , H01J1/00
    • G06F13/1689
    • A computer system is provided, comprising system memory and a memory controller which resides on a system bus for controlling access to the system memory, a bus interface unit and a direct memory access controller also residing on the system bus, and a central processing unit electrically connected with the memory controller which is able to read and write data to the system memory via the memory controller. The memory controller and the bus interface unit each operate, when either is in control of the system bus, at a clock frequency which is a multiple of the clock frequency at which the direct memory access controller operates on the system bus. The memory controller and the bus interface unit each operate, when the direct memory access controller is in control of the system bus, at the same clock frequency as that of the direct memory access controller. The clock frequencies of the memory controller, the bus interface unit and the direct memory access controller are each synchronized in time. The computer system thereby permits system bus devices, operating at different clock frequencies, to coexist on the system bus without hindering the performance of the faster speed devices.
    • 提供了一种计算机系统，包括系统存储器和驻留在用于控制对系统存储器的访问的系统总线上的存储器控​​制器，总线接口单元和也驻留在系统总线上的直接存储器访问控制器，以及电子 与能够通过存储器控制器将数据读取和写入系统存储器的存储器控​​制器连接。 当存储器控制器和总线接口单元在控制系统总线时都以在直接存储器访问控制器在系统总线上操作的时钟频率的倍数的时钟频率下操作。 当直接存储器存取控制器处于系统总线的控制状态时，存储器控制器和总线接口单元在与直接存储器存取控制器相同的时钟频率下操作。 存储器控制器，总线接口单元和直接存储器访问控制器的时钟频率各自在时间上同步。 因此，计算机系统允许以不同时钟频率工作的系统总线设备在系统总线上共存而不会妨碍更快速的设备的性能。
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    • 8. 发明申请
      US20110153899A1 Computer Peripheral Expansion Apparatus 有权
    • Computer Peripheral Expansion Apparatus
    • 计算机外设扩展装置
    • US20110153899A1
    • 2011-06-23
    • US12644629
    • 2009-12-22
    • Alfredo Aldereguia , Carl A. Morrell , Grace A. Richter
    • Alfredo Aldereguia , Carl A. Morrell , Grace A. Richter
    • G06F13/20
    • G06F13/385
    • Computer peripheral expansion apparatus, methods of operation, and computer program products including blade peripheral expansion units (‘BPEUs’), each BPEU including a peripheral interconnect multiplexer coupled for peripheral interconnect data communications through an upstream peripheral interconnect bus (‘PIB’) segment to a host blade, the upstream PIB segment fanned out by the multiplexer into two or more peripheral downstream interconnect channels, the multiplexer connecting the upstream PIB segment to only one of the downstream channels at a time; and the two or more downstream peripheral interconnect channels, at least one of the downstream channels connected to at least one peripheral interconnect device (‘PID’) in the BPEU, the peripheral interconnect device being a device that communicates with the host blade according to a peripheral interconnect data communications protocol, one of the downstream channels configured to connect to an upstream PIB segment in another BPEU.
    • 计算机外设扩展装置，操作方法以及计算机程序产品，包括刀片外围设备扩展单元（BPEU），每个BPEU包括一个外设互连多路复用器，用于通过上游外设互连总线（“PIB”）段到外围互连数据通信 主机刀片，由多路复用器扇出的上游PIB段分成两个或更多个外围下游互连通道，多路复用器将上游PIB段一次连接到仅一条下游通道; 以及所述两个或更多个下游外围互连通道，所述下游通道中的至少一个连接到所述BPEU中的至少一个外围互连设备（“PID”），所述外围设备互连设备是根据主机刀片与所述主机刀片通信的设备 外围互连数据通信协议，其中一个下游通道被配置为连接到另一个BPEU中的上游PIB段。
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    • 9. 发明授权
      US07502991B2 Redundant 3-wire communication system 有权
    • Redundant 3-wire communication system
    • 冗余3线通信系统
    • US07502991B2
    • 2009-03-10
    • US11170951
    • 2005-06-30
    • Alfredo Aldereguia , Grace Ann Richter , Jeffrey B. Williams
    • Alfredo Aldereguia , Grace Ann Richter , Jeffrey B. Williams
    • G06F11/00 , H03M13/00
    • G06F11/2007 , H04L1/0063 , H04L1/1803 , H04L1/22
    • A redundant communication system for providing data communication between a first computing node and a second computing node. A transmitter is provided as part of the first computing node. A receiver is provided as part of the second computing node. A first signal line carries a first data signal. The first signal line electrically couples the transmitter with the receiver. A second signal line carries a second data signal redundant to the first signal. The second signal line electrically couples the transmitter with the receiver. The receiver evaluates the first data signal to determine the presence of an error and the second node uses the second data signal if an error is detected in the first data signal.
    • 一种用于在第一计算节点和第二计算节点之间提供数据通信的冗余通信系统。 作为第一计算节点的一部分提供发射机。 提供接收机作为第二计算节点的一部分。 第一信号线承载第一数据信号。 第一个信号线将发射器与接收器电耦合。 第二信号线将第二数据信号冗余地传送到第一信号。 第二信号线将发射器与接收器电耦合。 接收器评估第一数据信号以确定是否存在错误，并且如果在第一数据信号中检测到错误，则第二节点使用第二数据信号。
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